基于CMOS工艺全芯片ESD设计-物理电子学专业论文.docxVIP

摘 摘 要 I I 摘 要 作为芯片可靠性的重要课题之一，静电放电（ESD）得到了越来越多芯片设 计人员和用户的重视。 特别是在半导体工艺进入亚微米尺寸后，栅氧减薄，结深 变浅。 这些因素都导致芯片在ESD的冲击下更加脆弱。 对芯片ESD防护的迫切需 求催生了大量ESD测试方法和防护方法，ESDA的成立也为ESD性能评估提供了详 细标准。 本文立足于全芯片的角度，从测试方法开始，详细阐述了现有ESD模型，并 通过仿真和数学分析的方式证明了这些测试方法的合理性。 本文还介绍了常用了的ESD器件：二极管、 MOSFET和SCR。 从它们的特性 出发，简单介绍了各自的应用场合。 二极管正向能够提供足够的导通电流能 力，而方向有着更小的漏电。 MOSFET四端组合能够实现不同的ESD应用，同 时MOSFET的表面导通模式和双极模式有着不同的ESD保护能力。 SCR有着最强 的电流导通能力，但其触发电压过高、 维持电压过低限制了其应用范围。 本文从 它们各自的工作原理触发，介绍了一些优化方法，拓宽了他们各自的应用范围。 在以上器件的基础上，可以实现一些基本的ESD保护电路。 保护电路可由触 发电路和放电电路构成。 触发电路根据触发机理又可分为上升沿触发和阈值触 发。 他们各自有自己的应用范围。 同时放电电路可由上述ESD器件构成。 不同触 发电路和放电电路的组合，能够实现不同特性，克服了单个器件性能的不足，满 足了不同应用范围的需求。 文中利用电源钳位这一特例，介绍了在具体案例下怎 么选择触发电路和放电电路的组合。 从 全 芯 片 来 讲，要 满 足 各 个 引 脚 之 间 都 存 在 静 电 放 电 通 道，需 要 利 用 各 种ESD保护电路以及放电总线构建ESD防护网络。 在单电源域电路中可以使用电 源轨作为放电总线。 而多电源域的电路需要在每个电源域之间添加钳位电路，使 每个电源域间都存在放电通道。对于混合电压接口无法使用电源轨作为放电总线， 这时只能采用局部保护的方式。 栅氧防护中为了避免电压过冲效应会使用到两级 保护结构，为了减少两级保护结构的版图面积，可以使用Pad下的器件设计方法。 关键词：全芯片ESD保护，ESD器件，ESD电路，ESD网络 ABSTRA ABSTRACT II II ABSTRACT As an important topic in reliability of chips, ESD(Electrostatics Discharge) has drawn a lot of interest from IC designers and customers. After the process advanced into sub-micro scale, the gate oxide thickness and junction depth shrinked. All these fac- tors lead to more failures of ICs under ESD stress. As a result, various test standards and protection strategies come out. This thesis starts from the test methods, elaborating the existent ESD models. Fi- nally we proved that all these models are reasonable using simulation and mathematical analysis. In this thesis, some common devices used in ESD protection are reviewed: diode, MOSFET and SCR. Their application areas are determined by their characteristics. The forward bias diode provide enough capability to conduct large current flux, while its reverse mode has less leakage current. MOSFET has four terminal and it can be imple- mented in various application by different combinations. Both surface conduction mode and Bipolar mode of MOSFET can be used in E