反相器的设计与仿真.docxVIP

0.18umCMOS反相器的设计与仿真 2016311030103 吴昊 实验目的 在SMIC 0.18um CMOS mix-signal环境下设计一个反相器, 使其tpHL=tpLH,并且tp越小越好。利用这个反相器驱动2pf电容, 观察tpo以这个反相器为最小单元，驱动6pf电容，总延迟越小越好。 制作版图，后仿真，提取参数。 实验原理 1 ?反相器特性 1＞输出高低电平为VDD和GND,电压摆幅等于电源电压； 2、 逻辑电平与器件尺寸无关； 3、 稳态是总存在输出到电源或者地通路； 4、 输入阻抗高； 5、 稳态时电源和地没通路； 2?开关阈值电压Vm和噪声容限 Vm的值取决于kp/kn 所以P管和N管的宽长比值不同，Vm的值不同。增加P管宽度 使Vm移向Vdd,增加N管宽度使Vm移向GND。当Vm二l/2Vdd时, 得到最大噪声容限。 要使得噪声容限最大，PMOS部分的尺寸要比NMOS大，计算结 果是3.5倍，实际设计中一般是2~2?5倍。 3 ?反向器传播延迟优化 1、使电容最小（负载电容、自载电容、连线电容） 漏端扩散区的面积应尽可能小 输入电容要考虑：（1）Cgs随栅压而变化 （2） 密勒效应 （3） 自举电路 2、 使晶体管的等效导通电阻（输出电阻）较小： 加大晶体管的尺寸（驱动能力） 但这同时加大自载电容和负载电容（下一级晶体管的输入电容） 3、 提高电源电压 提高电源电压可以降低延吋，即可用功耗换取性能。但超过一 定程度后改善有限。电压过高会引起可靠性问题?当电源电压超过2Vt 以后作用不明显. 4、 对称性设计要求 令Wp/Wn二up/uu可得到相等的上升延时和下降延时，即 tpHL=tpLHo仿真结果表明:当P, N管尺寸比为1.9时:,延时最小, 在2.4时为上升和下降延时相等。 4.反相器驱动能力考虑 1 ?单个反相器驱动固定负载 f p = 0.69/卫0（1 + Cext/ Ciref ） tpo为反相器的本征延迟，S是反向尺寸与参照反相器尺寸的比 值。tpo与门的尺寸大小无关而仅与工艺及版图有关。 无负载时，增加门的尺寸不能减少延迟。有负载时，s很大时（大 于等于10）使反相器延迟趋于本征延迟，因此继续加大尺寸不会有 什么改善而只会显著增加面积。、 2?反相器驱动大负载电容（反相器链） 给定负载CL ,给定输入电容Cin时，可由公式 —Cl 得到尺寸放大系数f和反相器级数N的关系。 又因为驱动大负载电容吋最优f二3.6, tp最小。所以即可以确定 一个正确的反相器级数N来最小化延迟。 实验内容 1.反相器设计 经过不断的调整与仿真，在保证VM=l/2 （VDD） =900mv同时尽量减 小延时，最终确定Wp/Wn=47u/15u,管子较大为了确保反相器链的级 数不 会过多。 反相器电路图: 反相器符号图: 反相器仿真图: DC仿真: DC ResponseJun 22. 2016 DC Response ；—/vout /win ￡1.751.2575 ￡ 1.75 1.25 75 由图可知：反相器Vm?900mv，即tphl二tphl。 Tran仿真: 由 tran 仿真结果可知,tpHL二0.09ns~tpLH。 利用这个反相器驱动2pf电容，观察tran仿真结果: 由图可知tp为2ns,延迟较大，可见单个反相器的驱动能力有限。 输入栅电容计算: Pmos电容参数： 15.7270856f 16.3051250z -15.6809021f -46.1998300a -318.2965343y 19.6986901f ?19.6986909f 1.1147030z -15.7253089f -19?6986396f 55.0829308f ?19?6589822f 32.1589001f S2.7S61092f -1.7764008a ■66?8012646z -19.7033377f 19.7051809f 194?3847329p pmos 输入栅电容二Cgs+Cgd=19.659ff+19.698ff Nmos电容参数: ebb 6.3296937f cbd ?9.8878647f cbq -165.7145076a ebs 3?7238854f cdk -2.6733639f edd 35.S971288f edg -15.8127088f cds -17.1110560f egb -982.9656422a cgd ?15.5008567f egg 31.7911322f cgs -15.3073098f cjd 14.5342745f cjs 14.S342748f csb ?2.6733640f esd -10.2084074f esg -lS.8127088f cse 28