三维积体电路之堆叠误差电性量测设计.PPTVIP

三維積體電路之堆疊誤差電性量測設計 智慧型記憶體及晶片系統實驗室 指導教授:陳冠能 學生:郭書喬 設計理念 藍色為第一層光罩、綠色為第二層 驗證其位移誤差量及導通結果是否符合 166歐姆(圖a) 210歐姆(圖b) 211歐姆(圖c) 導通情形圖中從離中心最近到最遠金屬線編號1、2、3、4，未描述的金屬線為斷路) *代表受到圖形設計限制 1 1、2 1、2、3 1、2、3、4 2~6 μm 6~10 μm 10~14 μm 14~* μm 導通情形下針圖 * 電阻:166歐姆(圖a) 電阻:210歐姆(圖b) 電阻:211歐姆(圖c) 導通情形 圖形非理想線性，推斷為製程影響。 在測量當中，不同位移量及尺寸的I-V圖皆與此類似。 可從I-V圖輕易分辨短路及斷路(下頁為斷路情形) 斷路情形 (圖d) (圖e) (圖d) (圖e) Si (1) Si substrate Si (3) Pr pattern Si Si Si Si Si (2)oxide (4)Thermal coater (5)Lift off (6) Pr pattern (8)lift off Si (7)Thermal coater Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si Si P.R SiO2 P.R P.R P.R 製程流程 實驗結論與未來目標 用簡化製程，初步驗證此方法可行 在2μm線寬下準確判斷誤差位移量 未來此結構成功與否與製程方法關係密切 從鋁製程改為銅製程 未來需考慮TSV、wafer level bonding情形 設計電路利用電性結果，得知誤差位移量 設計新架構，縮小所佔面積、增加準確率、良率 量測旋轉誤差、晶片彎曲、部份受熱形變 測試結構受外力影響量測 2 3 4 6 7 * * 2 3 4 6 7 * *