基于多扫描链的内建自测试设计-微电子学与固体电子学专业论文.docxVIP

哈尔滨工业大学硕上学位论文摘要 哈尔滨工业大学硕上学位论文 摘要 随着系统复杂度的不断提高和工艺技术的日益发展，可测性设计fDFT) 已经成为超大规模集成电路(vLsI)设计所必不可少的辅助设计手段。除非采 用可测性设计使F1益增长的测试费用降低，否则测试费用在产品的设计开销 中将占很大比例。 s公司的Te 内建自测试(BIST)对于基于IP核的片上系统(soc)设计是一个很吸引人 的测试技术。由于测试矢量生成器被嵌入到被测电路中，避免了使用昂贵的障覆盖率的角度验证了本文设计的移相器的有效性。 整个测 自动测试仪器，使测试成本大大降低。内建自测试的测试效率，特别是基于 多扫描链的内建自测试技术，主要体现在测试应用时间和较低的硬件开销 上。但是由于线性反馈移位寄存器(LFsR)本身存在结构依赖性，如果直接 将其生成的伪随机测试矢量加载给被测电路的各条扫描链，将导致多扫描链 中测试矢量之间具有很高的相关性，故障覆盖率达不到要求。 本课题研究的目的在于解决多扫描链之间测试矢量相关性问题，为故障 覆盖率的提高提供理论依据。解决这一问题的方法之一便是在线性反馈移位 寄存器和被测电路之间加入移相器。移相器不仅可以大大降低多扫描链中伪 随机测试矢量之间的高相关性，并且在故障覆盖率相同 司的N O．18pmcM0 compiler综合工具对该系统进行 综合，得到门级网表文件。在面积、功耗最小的约束下时钟频率可达到10 0MHz。 关键词 哈尔淤t业大学硕 J:学校除立 Abstract 丁he desìgn for testabílity (DFT) technìques have been one of the necessary methods to design the more and more complex very large scale integration (VLSI) with the deep sub-micro meter technology. Unless we adopt the role of DFT and bring 巳scaJating test costs under control，testrelated costs would begin to dictate the feasibility of future hardware products. 日uìlt-in self test (BrST) is an attractive DFT methodology for core based system on a chip (SoC) design because the test pattern generator is embedded into the device under test，thus avoid the use of expensive automatic test equipment and the test cost is greatly reduced. The efficiency of a BIST implementation ，particularly scan based BIST，is characterized by the test applìcation time and the hardware overhead required to achi白ve complete or sufficiently high fault coverage. But due to the structural dependency of Iinear feedback shift register (LFSR)，if we apply the test vectors，which are generated by LFS鼠， 10 multiple scan chains directly，the correlation between test vectors in multiple scan chains will cause the fault coverage unsatisfactory. This thesis aims at solving the correlation problem between multiple scan chains，providing some theoretical proof for improving the fault coverage.