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一位全减器的VHDL设计 理工学院03电信（2）班 黄金凤 030303074 实验目的 熟悉Max+PlusII和GW48EDA开发系统的使用； 掌握一位半减器的VHDL设计； 掌握一位半减器构建一位全减器的方法； 元件例化语句的使用。 二．实验原理 由两个半减器和一个或门构成一个全减器。首先，一位半减器的逻辑表达式： 输 入 输 出 x y diff s_out 0 0 0 0 0 1 1 1 1 0 1 0 1 1 0 0 表一. 半减器的真值表 其次,一位全减器的逻辑表达式: 输 入 输 出 sub_in s_out diff diffr sub_out 0 0 0 0 0 0 0 1 1 0 0 1 0 0 1 0 1 1 1 1 1 0 1 0 0 1 1 0 1 1 1 1 1 0 1 表二.一位全减器的真值表 根据上述的真值表了解半减器和全减器,并设计出VHDL的程序。 描述半减器的VHDL的程序如下: ENTIT