异步、同步数据接口设计.docxVIP

. .. 异步数据接口设计 一、设计要求 1、输入数据以学号重复循环组成，学号的每一位以一个字节（8bit）表示，以字节串行方式，高位字节先输入，低位字节后输入。字节输入时钟频率30MHz，频率初始相位自定义。 2、输出数据：以字节串行方式输出学号，高位字节先输出，低位字节后输出。学号的输出必须连续不间断地完整输出一个学号，相邻学号间可插入多个H“FF”字节。字节输出时钟频率100MHz，频率初始相位自定义。 3、分别以同步FIFO和异步FIFO实现上述接口设计。完成硬件描述语言设计、综合、时序仿真验证。分别对以上两种实现方案进行性能分析并比较各自的优缺点。 二、设计分析 1、同步FIFO由同一个时钟控制FIFO的读写操作，所以设计相对简单，对于实现上述接口设计，可以简单划分为读控制单元、写控制单元、数据转存单元实现。其中读控制单元为简单的逻辑控制单元，主要用于产生读信号，写控制单元类似于读控制单元，主要用于产生写状态信号，数据转存单元主要由存储器组成，当写信号有效，将8bit的输入数据写入存储器（存储器未满情形下），当读信号有效，从存储器中读出8bit的数据（存储器未空情形下）。结构图如图1所示： 图1、同步FIFO的接口设计结构图 2、异步FIFO分别利用读时钟和写时钟控制FIFO的读写操作，因为涉及到跨时钟域设计，相对于同步FIFO时序要复杂。如图2结构图所示，设计划分为数据通道单元、控制单元、状态控制单元。数据通道单元类似于数据转存单元，控制数据的流入流出存储器。控制单元根据输入产生读写控制标志，从而控制其他两个模块的读写。状态控制单元主要用于产生标志存储器当前状态（空、满等）的各个标志位，同时产生读写时访问存储器需要的指针。其基本结构图如图2 所示： 图2、异步FIFO的接口设计结构图 三、设计实现 1、基于上述同步FIFO接口设计的分析，分模块对电路进行HDL建模，HDL描述如下： （1）读操作控制模块： module read_control (input clock,reset, input stk_empty, output reg read); always @(posedge clock or posedge reset) if(reset) read=1b0; else if(!stk_empty) read=1b1; else read=1b0; endmodule （2）写操作控制模块： module write_control (input clock,reset, input stk_full, output reg write ); always @(posedge clock or posedge reset) if(reset) write=1b0; else if(!stk_full) write=1b1; else write=1b0; endmodule （3）数据转换模块： module fifo_syn #(parameter stk_width=8,half_stk_depth=8,stk_depth=16,ptr_width=4) (clock,reset,data_in,write,read,data_out,stk_full,stk_almost_full,stk_half_full, stk_almost_empty,stk_empty); input clock,reset,write,read; input [stk_width-1:0] data_in; output stk_full,stk_almost_full,stk_half_full,stk_almost_empty,stk_empty; output [stk_width-1:0] data_out; //reg stk_full,stk_almost_full,stk_half_full,stk_almost_empty,stk_empty; reg [stk_width-1:0] data_out; reg [ptr_width-1:0]write_ptr,read_ptr; reg [ptr_width:0]ptr_gap; reg [stk_width-1:0]stack[stk_depth-1:0]; assign stk_full=(ptr_gap==stk_depth)?1b1:1b0; assign stk_almost_full=(ptr_gap==(stk_depth-2))?1b1:1b0; assign stk_half_full