嵌入式系统原理与应用EMB-2 PSOC5中央处理器与存储器.ppt

循环DMA 与兵乓DMA类似，仅是缓冲区多于2个。此模式有多个TD，最后一个TD完成后又返回第一个TD。 索引DMA 外部设备要求访问总线位置，此位置好像在共享存储器。通过初始的地址取TD实现从外设目标地址位置读，然后把此值写到链中随后TD中，引起TD链修改。 地址取TD完成后移动到下一个TD，此TD嵌入新地址信息。此TD传输带有外部主设备地址位置请求的数据。 分散聚集DMA 存在多个不连续的源或目的，要求高效执行整个DMA交易。 组排队DMA 但是专指分组协议。通过协议，将与发送和接收数据相关的配置、数据和状态周期分割。 嵌套DMA 当存储器映射的TD配置空间和其他外设相似时，1个TD可以修改另1个TD。第2个TD根据应用程序要求搬移数据。 PSoC5的存储器系统的结构。 内部有非易失性存储子系统，包括Flash，字节可写EEPROM，非易失性配置选项。CPU可以对Flash中的块进行单独的编程，用于启动引导。 PSoC强大和灵活的保护模式，使得用户选择性的锁定存储器块，用于读/写保护，以及保证敏感信息的安全。片上可用的字节可写的EEPROM，用于保存应用程序数据。 第1节 Cortex-M3内核概述 第2节 嵌套向量中断控制器 第3节 高速缓存控制器 第4节 PHUB和DMAC 第5节 存储器结构与功能 PSoC5器件提供片上SRAM。容量范围为2-64KB。 PHUB可使用SRAM作为DMA的源或目的。所有到SRAM的数据通道都是32位宽度。 CPU无需PHUB就可连接到SRAM上。除可使得CPU较快访问SRAM外，也允许CPU和DMAC同时访问SRAM(因SRAM是由很多单独的块构成)。 若CPU和PHUB正在访问单个块，可畅通同时访问单独的块。 CY8C55有最多64KB SRAM，分成16块，每块4KB。普通模式下，Cortex-M3和PHUB DMA都可访问64KB空间。 更进一步由两块32KB的SRAM构成，集中在地址为0间。允许使用c总线(Cortex-M3的I和D总线)或s?总线(Cortex-M3系统总线)访问2个SRAM块。可从低于0址的SRAM执行代码。 绝大多数情况，Cortex-M3访问SRAM的优先权高于PHUB。只要没有丢失优先级仲裁，SRAM就可以0个等待状态来相应CPU、PHUB和CY8C DoC的访问。在SRAM的访问时间，基于周期到周期，?进行仲裁。 非易失性锁存器是一个可编程的阵列，在低电压时，非易失性锁存存储器元素的输出是稳定的。 阵列中的每一位是由易失性的锁存和非易失性的单元构成。在上电复位后，将非易失性单元的输出加载到易失性的锁存中，易失性锁存驱动非易失锁存的输出。 一次性写锁存器(Write Once Latch, WOL)是非易失性锁存器(NVL)。 本身是一个带附加逻辑包装器的NVL。各WOL器件包含4个字节(32位)数据。若包裹器的绝大多数位(32位中的28位)与预定格式(0x50536F43)匹配，则会输出1；若达不绝大多数，则会输出0。输出1时，WOL锁定未处于调试和测试模式部件； 还会永久禁用擦除或更改锁存器内容的功能。因无需匹配所有位，单个或少数位不匹配不会把WOL输出置为无效。晶圆处理后的NVL位状态完全随机，不会趋向1或0。 仅将正确32位密钥(0x50536F43)加载到NVL易失性存储器中，变成到NVL的非易失性单元中，并将器件复位后，WOL才能锁定器件。仅在复位时，采样WOL输出，并禁止访问。此措施能够防止任何人读、擦除或者更改内部存储器内容。 仅当未设置Flash保护时，用户才可将密钥写入到WOL中，禁止外部访问。在设置WOL中的值后，用户在器件复位前仍可对其访问。用户可将密钥写入到WOL中，设置闪存保护数据，将器件复位并将其锁定。 若器件受某种 WOL 设置的保护，将无法执行故障分析，从而无法接受客户 RMA。WOL 可由串行线调试(Serial Wire Debug, SWD) 端口来读取，以电气方式识别受保护部件。仅当未设置闪存保护时，用户才可将密钥写入到WOL 中，禁止外部访问。 PSoC5的Flash存储器具有特点： 以行为单位构成，每一行有256个数据字节，额外的32字节用于器件配置数据和大量的用户数据 ； 1块128/256行或者多块，每块256行； 存储CPU程序，大量或非易失性数据； 对于PSoC5结构：CY8C55系列，8，16或者32位的读访问模式； 有一个可编程的命令/状态寄存器接口。 提供四级Flash保护； PSoC的Flash为固件、器件配置数据、海量数据存储、厂商配置数据和保护信息提供非易失性存储空间。 Flash存储器包含2个区域，即主区