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IEEE中華民國分會補助各支會活動成果報告表 96.5.3 會議名稱： Recent Advances in RF Frequency Synthesis and Transmit Modulation 舉辦日期： 2011/03/30 主辦機構：IEEE SSCS Taipei Chapter　　　　　　　　　　　　　　　 舉辦地點： 國立交通大學工程四館116室 舉辦支會：SSC37 支會主席：陳巍仁 TEL：03-5712121*54172 原預估出席人數： 50 人。 會議當天實際出席人數： 73 人 3.會議重要成果：（請確實填寫，作為下屆補助經費參考） Dr. Staszewski在演講上介紹了一些在射頻頻率合成(RF Frequency Synthsis)和發射端調變(Transmit Modulation)的先進研究。隨著數位電路的進步，擁有數位輔助設計的射頻處理器是近年的研究重點之一。傳統類比鎖相迴路(Phase Locked Loop, PLL)使用電荷幫浦(Charge-Pump)為基礎，易有迴路濾波器漏電、電荷幫浦失真、參考頻率突波的問題，而全數位鎖相迴路(All-Digital PLL)不僅沒有上述的問題，同時可以理想的實現相位領域運算(Phase Domain Operation)。 由於CMOS製程的快速進步，數位技術上可獲得的時間解析度(Time-Domain Resolution)逐漸高於類比技術上的電壓解析度(Voltage Resolution)，在40-nm CMOS技術裡, 時間解析度甚至可以高達20ps。由於數位技術可以提供如此高的解析度，建構一個理想的「相位運算」變的可行。在此透過計算一個理想的的參考相位(Reference Phase)和一個實際量測到的變化相位(Variabel Phase)這兩種相位各自的上升緣，並將結果相減即可簡單的得到整數部分的相位誤差，小數部分的相位誤差則由時間數位轉換器(Time-to-Digital Converter, TDC)負責計算。 而整個鎖相迴路之中最重要的震盪器(Oscillator)也因為數位技術的進步，最小尺寸的變容體(Varactor)僅有數十atto-farad的電容值，使得數位控制震盪器(Digitally-Controled Oscillator, DCO)變的可行。在此Dr. Staszewski使用的是LC-tank形式的震盪器，並將調變區分成四部分:PVT，Acquistion，Tracking Integer，以及Tracking Fraction，四區的解析度依序是4 MHz，200 kHz，12kHz，12kHz。為了增加頻率解析度，Tracking Fraction區是由一個三階的和差調變器(Sigma-Delta Modulator, SDM)控制，藉由和差調變器的抖動器(dithering)，和差調變器可以有效的打斷數位控制震盪器穩定的輸入周期，進而減低參考頻率突波的問題。最後則是以介紹寬頻全數位鎖相迴路(Wide Bandwidth ADPLL)以及軟體定義鎖相迴路(Software-Defined PLL)做為此次演講的收尾，結束了這場精采的演講。 Dr. Staszewski introduced some advance research studies on RF frequency synthsis and transmit modulation. As the VLSI technologies advance to the nano-meter CMOS arena, all-digital phase-locked loop (ADPLL) frequency synthesizers have drawn tremendous research efforts recently. Conventional charge-pump based analog PLLs suffer from lots of problem, including loop filter leakage, charge-pump distortions and reference spurs. Compare to conventional structures, ADPLL not only circumvents all above design issues, but also ideally realize true phase domain operation. In a highly-scaled CMOS technology, time-domain