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EDA技术实用教程 第3章 VHDL设计初步 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 2. 实体名 e_name是实体名，是标识符，具体取名由设计者自定。 描述电路的端口及端口信号必须用端口语句PORT（）来引导，并在语句结尾处加分号“；”。 端口名是设计者为实体的每一个对外通道所取的名字 5. 数据类型 6. 结构体表达 ARCHITECTURE one OF mux21a IS BEGIN y = a WHEN s = 0 ELSE b ; END ARCHITECTURE one ; 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 （1）信号是描述硬件系统的基本数据对象，它类似于连接线。信号可以作为设计实体中并行语句模块间的信息交流通道。 （2）信号作为一种数值容器，不但可以容纳当前值，也可以保持历史值。这一属性与触发器的记忆功能有很好的对应关系。 （3）除了没有方向说明以外，信号与实体的端口(PORT)概念是一致的。 信号的描述格式如下： SIGNAL 信号名： 数据类型﹕=初始值； SIGNAL Q1 : STD_LOGIC 3.1 组合电路的VHDL描述 ARCHITECTURE one OF mux21a IS BEGIN PROCESS (a,b,s) BEGIN IF s = 0 THEN y = a ; ELSE y = b ; END IF; END PROCESS; END ARCHITECTURE one ; 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 3.1 组合电路的VHDL描述 3.2 基本时序电路的VHDL描述 关键词EVENT是信号属性，VHDL通过这个表达式来测定某信号的跳变边沿： 信号名EVENT 条件判断语句，如果满足条件，则返回值为TURE。 CLK上升沿测定语句“CLK‘EVENT AND CLK = ’1‘”是综合器构建时序电路的必要条件吗？ 不完整的条件语句是构成时序逻辑电路的关键。 不完整的IF语句，其综合结果可实现时序逻辑电路 完整的条件语句只能构成组合逻辑电路 IF_THEN_ELSE 3.2 基本时序电路的VHDL描述 3.2 基本时序电路的VHDL描述 3.2 基本时序电路的VHDL描述 3.2 基本时序电路的VHDL描述 3.2 基本时序电路的VHDL描述 3.2 基本时序电路的VHDL描述 3.2 基本时序电路的VHDL描述 3.2 基本时序电路的VHDL描述 3.3 计数器的VHDL设计 3.3 计数器的VHDL设计 3.3 计数器的VHDL设计 3.4 实用计数器的VHDL设计 3.4 实用计数器的VHDL设计 3.4 实用计数器的VHDL设计 思考 去掉敏感信号中的EN和LOAD会对电路有何影响？ 3.4 实用计数器的VHDL设计 3.4 实用计数器的VHDL设计 习 题 习 题 习 题 习 题 习 题 习 题 习 题 进位信号设置是否合理？ 3.3.3 计数器的其他VHDL表达方式 3. 时序模块中的同步控制信号和异步控制信号的构建 4. 另一种描述方式 3.3.3 计数器的其他VHDL表达方式 3. 时序模块中的同步控制信号和异步控制信号的构建 4. 另一种描述方式 3-1 画出与以下实体描述对应的原理图符号元件： 2. 标准逻辑矢量数据类型 B =; -- B(7)为 0 B(4 DOWNTO 1) = 1101 ; -- B(4)为 1 B(7 DOWNTO 4) = A ; -- B(6)等于 A(2) SIGNAL C ：BIT_VECTOR(3 DOWNTO 0)； SIGNAL B : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ；或 SIGNAL A : STD_LOGIC_VECTOR(1 TO 4) 在使用STD_LOGIC_VECTOR中，必须注明其数组宽度，即位宽 在IEEE库里的STD_LOGIC_1164程序包里 位矢量数据类型 必须加双引号 3. 并置操作符 ? SIGN