华中科技大学电子线路设计测试实验FPGA数字钟设计报告.docxVIP

华中科技大学电子线路设计与测试实验 数 字 钟 设 计 实 验 报 告 班级： 自动化1505班 姓名： 李蓝鑫 学号： U201514280 2017年5月 实验目的 1、掌握数字钟电路的设计与调试方法 2、熟悉使用VERILOG HDL语言描述时序逻辑电路的方法，以及EDA仿真技术 实验内容 1、以数字形式显示时、分、秒的时间； 2、小时计数器为同步24进制； 3、要求手动校时、校分； 4、任意时刻闹钟； 5、小时显示（12/24）切换电路； 6、仿广播电台正点报时。 模块化，层次化设计（框图设计） 秒译码显示部分分钟 秒 译码显示部分 分钟 译码显示部分 小时 译码显示部分 二选一模块选择闹钟与计时译码 二选一模块 选择闹钟与计时译码 二选一模块选择闹钟与计时译码二选一模块选择闹钟与计时译码 二选一模块 选择闹钟与计时译码 二选一模块 选择闹钟与计时译码 防电台控制与闹钟判断以及声音输出电路比较器模块比较闹钟设定时间与计时时间 防电台控制与闹钟判断 以及声音输出电路 比较器模块 比较闹钟设定时间与计时时间 60进制分钟闹钟设定与存储24进制小时 60进制分钟 闹钟设定与存储 24进制小时 闹钟设定与存储 60进制分钟计时并存储12/24进制小时 60进制分钟 计时并存储 12/24进制小时 计时并存储 60进制秒 计时并存储