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Cyclone V器件中的收发器时钟 2 2013.05.06 CV-53002 订阅 反馈 本章节提供了有关Cyclone®V收发器时钟体系结构的信息，并介绍了收发器连接FPGA架构时，操 作所需时钟、内部时钟体系结构以及时钟选项的详细信息。 图2-1: 收发器时钟体系结构概述 Transceivers Input Reference Clock Transmit PLL or CDR FPGA FPGA Fabric-Transceiver Fabric Internal Clocks Transceiver Interface Clocks Channels 相关链接 Cyclone V器件手册：已知问题 列出了对Cyclone器件手册章节规划的更新。 输入参考时钟 这一部分介绍了如何提供发送器PLL和CDR的参考时钟来生成收发器操作所需的时钟。 表2-1: 输入参考时钟源 发送器PLL 资源 CDR 抖动性能(1) CMU PLL 专用refclk管脚 Yes Yes 1 REFCLK网络 Yes Yes 2 两用RX / refclk管脚 Yes Yes 3 小数分频PLL Yes Yes 4 (1) 较低的数字表明更佳的抖动性能。 © 2014 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holder