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VHDL设计中变量与信号探析 摘要：随着航天产品中越来越广泛使用FPGA器件， 熟练掌握VHDL硬件语言对于电路设计显得至关重要。变量 和信号是VHDL语言中最为常用和最重要的两种数据对象， 该文针对变量和信号的重要区别和使用技巧展开了探讨，并 结合实际FPGA测试中的实例进行了详细的阐述和仿真验证。 关键词:FPGA； VHDL；变量和信号 中图分类号:TP31文献标识码：A文章编号:1009-3044 (2014) 01-0219-04 1概述 随着EDA技术的发展，越来越多的航天产品中开始使用 FPGA器件，FPGA设计中使用的硬件语言VHDL语言由于发 展的较早，语法严格，非常适合大规模系统的设计，被航天 产品设计师广泛应用。 变量和信号是VHDL语言中最为常用和最重要的两种数 据对象，在电路设计中正确应用变量和信号是成功完成电路 设计的重要因素。在对航天型号FPGA产品的评测过程中发 现，设计师在使用VHDL语言时会对变量和信号的使用把握 不准确，导致一些不必要的问题发生。因此，深入研究VHDL 中变量和信号的基本特性和应用特点十分重要，对于提高 FPGA的设计效率有着重要的意义。 2变量和信号的主要区别 信号、变量和常量是VHDL中常用的2类数据对象。变 量非常接近软件髙级语言中的变量、而信号则具备更多的硬 件特征，能对应硬件电路中的实际连线，是VHDL语言所特 有的。信号和变量的用法和区别主要体现在以下几个方面。 1） 变量是一个局部量，只能在进程和子程序中声明和 使用。信号是一个全局量，使用和定义范围是实体、结构体 和程序包，它具有全局性特征。例如，在实体中定义的信号 可以被该实体中所有的进程使用。因此，信号可以作为信息 交流通道在不同进程之间传递信息。 2） 变量和信号的赋值语句不同，前者为“：二”，后者 为 “ end if； end process ； end bl_b； 程序4中，由于变量的赋值是即时的，相当于把输入端 口 din的的值赋给输出端口 dout,所以它由一个D触发器构 成，如图3、图4O 3变量和信号赋初值技巧 在FPGA设计中，复位时赋予各个信号初值是很有必要 的，否则可能出现不定态。在给变量和信号定义的时候虽然 可以赋初值，但应该注意的是，这个初始值只是对于行为级 仿真来说有用，综合器在综合时会忽略这些信息。 仿真来说有用， 综合器在综合时会忽略这些信息。 在某型号FPGA产品测试时发现设计师使用多个变量信 号，并对这些变量信号赋初始值，前仿真结果正确，但后仿 真中观测的信号为不定值，无法顺利进行后仿真。程序部分 代码如下： process (elk) variable en : std_logic : = 0，； variable ent : std_logic_vector (1 downto 0) : =(others = 0，)； begin if rising_edge (elk) then ent : = ent + (clk2 and en)； en :二 not clk2 end if； end process； 波形见下图5 分析其原因：在定义变量en和ent时直接给其赋初始 值并不能生效，这是因为综合过程中综合器将略去所有变量 的初始值，因此变量en和ent在后仿真中为不确定态，从 而使得后仿真无法顺利进行。 为了实现对变量en和ent赋初值，需要对程序进行如 下修改。修改后仿真波形见下图6,后仿真结果正确。 process (elk) variable en : std_logic； variable ent : std_logic_vector (1 downto 0)； begin if rising_edge (elk) then if reset = 0， then — reset为全局复位信号 ent : = (others= 0，)； en :二0，； else ent :二 ent + (clk2 and en)； en : = not clk2； end if； end if； end process； 由此可见，信号和变量应该避免在定义时初始化赋值。 而改由在相应的位置(如复位处)进行初始化。因此，无论 是在仿真还是综合时，都建议使用这样的方法(在复位处) 进行初始化。 4变量和信号使用特点 在实际编程中，我们要结合变量和信号有各自的区别和 优缺点在不同的情况下进行选择使用，尤其注意以下几个几 点： 1)变量可以用来实现一些复杂的算法，也可以进行建 模。对于仿真来说，使用变量一般可以提高程序的仿真速度, 缩短测试周期，但在有的仿真器中也存在无法直接观测变量 波形和变化值，使得仿真过程复杂化。 2） 变量赋值虽然是无延时的，但变量的操作综合后容