第 10 章 FPGA在DSP领域中的应用.pptVIP

第 10 章 FPGA在DSP领域中的应用 加法器、减法器、乘法器和数字滤波器是数字信号处理必用的部件，本章主要描述了快速加法器的设计、快速乘法器的设计和数字滤波器的设计，从而为数字信号处理打下良好的基础。 10.1 快速加法器的设计 加法器是数字系统中的基本逻辑器件，减法器和硬件乘法器都可由加法器来构成。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有进位产生逻辑，运算速度较快；串行进位方式是将全加器级联构成多位加法器。并行进位加法器通常比串行级联加法器占用更多的资源。随着位数的增加，相同位数的并行加法器与串行加法器的资源占用差距也越来越大。因此，在工程中使用加法器时，要在速度和容量之间寻找平衡点。 实践证明，4位二进制并行加法器和串行级联加法器占用几乎相同的资源。这样，多位加法器由4位二进制并行加法器级联构成是较好的折中选择。本设计中的8位二进制并行加法器即是由两个4位二进制并行加法器级联而成的，其电路原理图如图10-1所示。 10.1.1 4位二进制并行加法器 1. 加法器原理 我们先来谈谈加法器，一位全加法器的原理很简单，其真值表如表10-1所示，A、B代表输入，Cin代表低位的进位，COUT代表本位向高位进位，S则代表加和。 一位全加器的原理可用左式表示： COUT=AB+(A⊕B)Cin；S=A⊕B⊕Cin. 2. 4位二进制并行加法器的源程序ADDER4B.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ADDER4B IS --4位二进制并行加法器 PORT(CIN4：IN STD_LOGIC; --低位进位 A4：IN STD_LOGIC_VECTOR(3 DOWNTO 0); --4位加数 B4:IN STD_LOGIC_VECTOR(3 DOWNTO 0); --4位被加数 S4： OUT STD_LOGIC_VECTOR(3 DOWNTO 0); --4位和 COUT4： OUT STD_LOGIC); --进位输出 END ADDER4B; ARCHITECTURE ART OF ADDER4B IS SIGNAL S5：STD_LOGIC_VECTOR(4 DOWNTO 0); SIGNAL A5,B5： STD_LOGIC_VECTOR(4 DOWNTO 0); BEGIN A5=0 A4; --将4位加数矢量扩为5位,为进位提供空间 B5=0 B4; --将4位被加数矢量扩为5位,为进位提供空间 S5=A5+B5+C4 ; S4=S5(3 DOWNTO 0); COUT4=S5(4); END ART; 10.1.2. 8位二进制加法器的源程序 在掌握了4位二进制并行加法器的原理和VHDL描述后，对于8位二进制加法器的设计就比较容易了。下面用两个4位二进制并行加法器级联而成的8位二进制加法器，在加运算的速度和和资源占用率方面达到了较好的平衡。 LIBRARY IEEE; USE IEEE_STD.LOGIC_1164.ALL; USE IEEE_STD.LOGIC_UNSIGNED.ALL; ENTITY ADDER8B IS --由4位二进制并行加法器级联而成的8位二进制加法器 PORT(CIN8： IN STD_LOGIC; A8： IN STD_LOGIC_VECTOR(7 DOWNTO 0); B8： IN STD_LOGIC_VECTOR(7 DOWNTO 0); S8： OUT STD_LOGIC_VECTOR(7 DOWNTO 0); COUT8： OUT STD_LOGIC); END ENTITY ADDER8B; ARCHITECTURE ART OF ADDER8B IS COMPONENT ADDER4B IS --对要调用的元件ADDER4B的界面端口进行定义 PORT(CIN4：IN STD_LOGIC; A4：IN STD_LOGIC_VECTOR(3 DOWNTO 0); B4：IN STD_LOGIC_VECTOR(3 DOWNTO 0);