利用Cadence软件进行高速仿真分析的流程详解.pdfVIP

引言： 随着现代设计技术的逐渐深入，所采用的信号时钟频率的提高以及上升或下降时间的缩 短，设计意图也变得较难以实现。如通过一般的传统设计流程，设计出产品后的效果通常难 以达到当初的设计目标，这正是将高速仿真分析加入传统设计流程的契机。对单板或系统进 行高速分析不仅有利于在设计初期发现和解决潜在问题、缩短产品上市时间、降低产品成本、 提高产品质量，更是实现设计即正确(Correct by Design ：简称CBD)这一终极目标的有力保 证。 Cadence 公司的设计软件Allegro(或者SpecctraQUEST)就是可以实现高速信号仿真分析 的软件。本文对利用Allegro(或者SpecctraQUEST)进行高速信号仿真分析的过程和每一步操 作进行了详细的说明，有助于设计人员对高速信号仿真分析的理解和普及，进一步提高公司 的设计水平。 Cadence 仿真步骤 开始 仿真板的准备工作 模型的转换和加载 提取网络拓扑结构 前仿真（布局和布线前的仿真，目的为 布局和布线作准备，主要在 SQ signal explorer expert 中进行） 布局布线 后仿真 多板仿真 结束 第一步 进行SI 仿真的PCB 板图的准备 仿真前的准备工作主要包括以下几点： 1、仿真板的准备 ● 原理图设计； ● PCB 封装设计； ● PCB 板外型边框（Outline ）设计，PCB 板禁止布线区划分（Keepouts ）； ● 输出网表（如果是用CADENCE 的Concept HDL 设计的原理图，可将网表直接Export 到brd 文件中；如果是用PowerPCB 设计的板图，要将其转换到allegro 中的板图，其操作 见附录一的说明）； ● 器件预布局（Placement ）：将其中的关键器件进行合理的预布局，主要涉及相对距 离、抗干扰、散热、高频电路与低频电路、数字电路与模拟电路等方面； ● PCB 板布线分区（Rooms ）：主要用来区分高频电路与低频电路、数字电路与模拟电 路以及相对独立的电路。元器件的布局以及电源和地线的处理将直接影响到电路性能和电磁 兼容性能； 2 、关键器件资料及模型的准备 ● 收集器件的IBIS 模型（网上下载、向代理申请、修改同类型器件的IBIS 模型等） ● 收集器件的关键参数，如Tco、Tsetup、Tholdup 等及系统有关的时间参数Tclock 、 Tskew、Tjitter ● 对 IBIS 模型进行整理、检查、纠错和验证(该步骤可通过使用一些独立的小软件进 行，也可利用整合到Cadence 中的模块进行，具体步骤见下面第二步) 。 3、确定需要仿真的电路部分，一般包括频率较高，负载较多，拓扑结构比较复杂（点 到多点、多点到多点），时钟电路等关键信号线 第二步IBIS 模型的转化和加载 CADENCE 中的信号完整性仿真是建立在器件IBIS 模型的基础上的，但又不是直接应 用IBIS 模型，CADECE 的软件自带一个将IBIS 模型转换为自己可用的DML （Device Model Library ）模型的功能模块，本章主要就IBIS 模型的转换及加载进行讲解。 1、IBIS 模型到DML 模型的转换 在Allegro 窗口中选择Analyse\SI/EMI SIM\Library ，打开“signal analyze library browser” 窗口，在该窗口的右下方点击“Translate →”按钮，在出现的下拉菜单中选择“ibis2signois ” 项，出现“Select IBIS Source File”窗口（图1），选择想要进行转换的源IBIS 文件，按下 “打开”按钮，出现转换后文件名及路径设置窗口（缺省设置为和源IBIS 文件