基于VerilogHDL的IIC总线IP核设计.pdf

第38卷 第6期 电 子 器 件 Vo1．38 NO．6 2015年 12月 ChineseJournalofElectronDevices Dec．2015 TheDesignofIICBusIPCoreBasedonVerilogHDL ZHUChengcheng，SHIJinxing，CHENSi，ZHANGMeng r1．CollegeofElectronicScienceandEngineering，SoutheastUniversity，Nanjing211189； 2．NationalAS1CCenter，SoutheastUniversity，Nanjing210096，China) Abstract：Whendoingsystem onachip，variousdatainterfacesareoftenneeded．Inordertosolvethedatatrans’ missionbetweenthesystemsonchip，thedesignofamorebriefIICbusinterfaceiscompletedusingVerilogHDL languagetorealizethedesignofIICbusIPcore，Thus，theIICbusinterfacedesignhasgoodportabilityandrealizes differentratesofdatatransmission，whichalsocanbeappliedtosystemsonchipdesigneasily． Keywords：ASIC；IICbusIPcoredesign；simulationandhardwarerealization；VerilogHDL；statemachine； EEACC：6150P：0220 doi：10．3969／j．issn．1005-9490．2015．06．026 基于VerilogHDL的IIC总线IP核设计 朱诚诚 ，石晶晶 ，陈 斯 ，张 萌。 (1．东南大学电子科学与工程学院，南京211189；2．东南大学国家ASIC中心，南京210096) 摘 要 ：设计片上系统时往往需要各种数据接口，为了解决片上系统间的数据传输的实际需求，设计了一种更为简捷的IIc 总线接 口，并利用VerilogHDL语言进行 了IIC总线 IP核的设计，使得所设计的IIC总线接 口具有 良好的移植性 ，实现 _『不同速 率模式下的数据传输 ，可以方便地应用到片上系统 、各类集成电路数据接 口等设计中。 关键词：专用集成电路，IIC总线IP核设计，仿真及硬件测试，VerilogHDL，状态机 中图分类号：TP492 文献标识码 ：A 文章编号：lOO5—949O(2O15)O6—1336一O5 IIC总线是PHILIPS公司开发的一种实用 、双 进行IIC通信。 向、同步串行通信标准 ¨ ，目的在于解决各个串行 采用硬件描述语言(HDL) 进行IP核设计，硬 设备问的通信，具有接 口线数 目少 、通信效率高等 件描述语言是一种形式化方法来描述数字电路和 优点。通用的IIC总线接 口器件在视频处理 、移动 设计数字逻辑系统的语言，它是硬件设计人员与 通信等领域的应用已经非常普遍。除此之外 ，IIC总 EDA工具之间沟通的桥梁，用来编写设计文件 ，建 线接 口器件 ，如带IIC总线RAM，ROM，A／D，D／A等， 立 电子系统行为级的模拟类型。之所 以选择Veril。 也越来越多地应用于计算机及 自动化控制系统中。 ogHDL，是因为VerilogHDL更加简洁明了，灵活高 设计的IIC总线IP核仅需要两条总线线路 ，一 效，完成同一功能VerilogHDL的程序条数一般只为 条串行数据总线SDA，一条串行时钟总线SCL。连 VHDL的1