通信系统中串行数据交织器的设计.docVIP

设计原理 1、交织器原理 交织器是通信编码中抗突发干扰的一种重要手段，将突发干扰产生的分布集中的误码分散到信息数据中，以便采用纠错编码的方法进行纠错。本项目设计一个行列交织器，其框架图图如图1所示，PN码发生器模拟数据源产生串行数据，按行写入一m行n列的RAM中，写满后按列读出。为避免数据丢失，需使用两个这样的RAM交替读写。这里统一m和n都选4，即两个4╳4 RAM。 图1 串行数据交织器整体框架图 程序设计原理 本实验制作一个通信系统中的串行数据交织器，其设计原理图如图1所示。程序整体由三个子模块构成：100KHz分频模块，利用FPGA上50MHz的晶振分频得到，作为产生伪随机码和读写RAM的时钟；伪随机码发生器模块，以16个数为一周期，模拟数据源产生串行数据；读写RAM模块，按行写入一4行4列的RAM中，写满后按列读出。为避免数据丢失，需使用两个这样的RAM交替读写，从而实现交织。电路图如图2所示： 图2 电路原理图 二、源程序代码 //顶层模块 module interleaver(endout,out,clk_50M); input clk_50M; output[0:0] endout,out; wire clk; wire[3:0] k; wire[0:0] pn16; divider U1(clk,clk_50M); pn U2(clk,pn16); array