数字电子技术基础上第四章 触发器.pptVIP

第四章 触发器 §4.2 触发器的电路结构和动作特点 4.2.1 基本RS触发器的电路结构和动作特点 4.2.2 电平触发的触发器 1.电路结构与工作原理 4.2.3 脉冲触发的触发器 图5.4.4 具有多输入端的主从 J K 触发器 P228 例5.4.5 触发器回顾： 4.2.4 边沿触发触发器 §4.3 触发器的逻辑功能及其描述方法 3.脉冲触发的触发器 (1)、(2)同基本RS触发器； (3)动作特点：分两拍 CP=1时，主触发器的输出Q’由RS决定，从触发器不动； CP下降沿到来后，主触发器不动，从触发器的输出由此时的Q’决定。 注意：在CP=1期间，若RS变化多次，则Q’变化多次，而Q只反映时间上最靠后的Q’,主触发器存在空翻现象。 主从JK触发器 (1)输出有四种形式：置位、复位、保持和翻转。 (2)同基本RS触发器； (3)动作特点：分两拍 注意：在CP=1期间，若JK变化多次，而Q’只变化1次，称一次翻转现象。 最后，大部分的钟控触发器都设有异步置位和异步复位端，所谓异步是指不受时钟控制。 引出：在前述的脉冲触发的触发器中，虽然一个CP周期内的输出Q最多只会改变一次，已经提高了抗干扰能力，但是在CP=1期间，当R、S多次变化时，主触发器仍出现多次空翻的现象。 为进一步提高触发器的可靠性，提高抗干扰能力，希望触发器的次态仅仅取决于CP信号的下降沿(或上升沿)到达时刻输入信号的状态。而在此之前和之后输入状态的变化对触发器的次态没有影响。为实现这一设想，人们相继研制成了各种边沿触发器。 目前的边沿触发器有：利用CMOS传输门的边沿触发器、维持阻塞触发器和利用门电路传输延迟时间的边沿触发器。 1.利用CMOS传输门的边沿触发器(上升沿触发器) CP=0,CP=1时，TG1通，TG2断，Q’=D，Q’不能自保持；与此同时，TG3断，TG4通，Q保持原来的状态，且与此时的D无关。 CP=1,CP=0时，TG1断，TG2通，Q’为CP上升沿时刻的D，并通过TG2自保持；与此同时，TG3通，TG4断，Q=Q’=上升沿时刻的D。 如此CP周而复始，Q总是反映CP上升沿时刻的D。 动作特点： 输出状态的转换发生在CP上升沿且仅取决于CP上升沿时刻的输入D；输出状态会保持到CP的下一个上升沿。 CMOS边沿触发器的特性表(P232 表5.5.1)： 符号： SD和RD代表异步置位和复位输入端； “”表示边沿触发，且是上升沿触发； 问：当出现“O”时，表示什么? 2.维持阻塞触发器(上升沿触发器) 若电路中没有原图中的①②③④根连线，则该图就是一个同步RS触发器。 在整个CP=1期间，输出随输入变化而变化。是电平触发而不是边沿触发。 若在电路中增加①②两根连线，则G3、G5是一个基本RS触发器，G4、G6是一个基本RS触发器。 在CP由0上升为1的瞬间，两个触发器分别锁存输入的RS信号。即使RS信号无效后，仍能记忆CP上升沿时刻的状态，并且维持下去。因此①②也称维持线。 ③ ④ CP=1时段：假如上升沿到来时，S=0, R=1而使Q=1，若此后的CP=1期间出现R=0, S=1，即R欲使输出置0；如果不采取措施，则此时G3G4的输出均为0，这是不允许的。但若加上③④两根线 ，则G3G4也组成了 触发器，当收到S’=1, R’=1信号时，该新组合的触发器是自保持的，即阻止了R有效信号，因此称③④为阻塞线。 3.利用传输延迟时间的边沿触发器(下降沿触发器) 工作原理不作讲解。 P203 表4.2.7 触发器的特性表 上节是站在电路结构的角度对触发器进行了分类：有基本RS触发器、电平触发的触发器、脉冲触发的触发器和边沿触发器。 本节是站在逻辑功能的角度对触发器进行了分类：有RS触发器、JK触发器、D触发器和T触发器。 值得注意的是：电路结构和逻辑功能不具有一一对应关系。 值得注意的是：电路结构和逻辑功能不具有一一对应关系。 以D触发器为例： (1)P222图5.3.4,由电平触发的触发器构成，且为电平触发； (2)P231图5.5.1,由CMOS传输门边沿触发器构成，且为上升沿触发； (3)P234图5.5.5,由维持阻塞结构的边沿触发器构成，且为上升沿触发； 总之，以上几种结构的D触发器，它们的逻辑功能都是相同的，D=0，则Q=0; D=1，则Q=1。不同之处在于电路结构不同，触发方式可能不同。 同理，边沿触发器电路结构也可构成JK触发器、D触发器、T触发器等，不详细介绍。 以下站在逻辑功能的角度讨论钟控触发器。 1.RS触发器 不论电路