二第七章 VHDL语言一内容资料.ppt

第七章;第七章 VHDL设计基础;起源： 1985年，美国国防部提出计划； 1987年成为IEEE1076标准； 1993年进一步修订完善； 是目前标准化程度最高，适应性最广的 HDL语言；;特点： 全方位硬件描述—从系统到电路 多种描述方式—适应层次化设计 数据类型丰富，语法严格清晰 串行和并行通用，物理过程清楚 与工艺结构无关，可用于各类EDA工具 ;VHDL从根本上是并发执行的，通常称之为代码，而不是程序。 VHDL中只有在进程(PROCESS)、函数(FUNCTION)和过程(PROCEDURE)内部的语句才是顺序执行的。;几点重要提示;LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ? ENTITY test IS PORT ( a,b: IN STD_LOGIC ; c: OUT STD_LOGIC); END test; ? ARCHITECTURE behav of test IS BEGIN c=a AND b; END behav;;§7.1 VHDL的基本知识;一个完整的VHDL程序包括：;; 包集合; 配置;例：2：4 译码器设计;§7.1 VHDL的基本知识;实体三要素;entity 实体名 is port (端口名{，端口名}:方向 数据类型; …… 端口名{，端口名}:方向 数据类型); end 实体名;;要点： 以 entity 实体名 is 开始； 以 end 实体名; 结束 实体的主要内容为端口(port) 说明，其中主要包括： 信号名、信号模式、信号类型;1. 端口(port）说明; 信号流动的方向（信号模式）;Inout： 既可由VHDL程序内部的信号提供输入，又可由VHDL程序外部的信号提供输入；可定义一般的双向信号，如数据总线 Buffer：只能由VHDL程序内部的信号提供输入；可定义设计中的观察量，就像用示波器去观察一样，它可以采集被观察信号的任何变化，而不会在外界给它施加任何输入。;Buffer与Inout的区别;2. 实体声明例子;§7.1 VHDL的基本知识;（二） VHDL的构造体：architecture;LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ? ENTITY test IS PORT ( a,b: IN STD_LOGIC ; c: OUT STD_LOGIC); END test; ? ARCHITECTURE behav of test IS BEGIN c=a AND b; END behav;;构造体的语法要点;构造体; 数据流描述/RTL描述——信号赋值语句 行为描述——进程/数学模型 结构描述——元件例化/逻辑元件连接; RTL描述是用于逻辑综合的实体描述方法 与行为描述不同，RTL描述中指定了各个寄存器的时钟，确定了存储单元的复用结构及总线，指定了电路元件之间的连接关系。 RTL数据模型描述的语句与实际寄存器的结构模型之间存在直接的映射关系，程序的描述隐含了电路结构。 在RTL描述中，信号代表了硬件中数据的实际移动方向以及电路的互连关系。;由于RTL描述用于逻辑综合，故RTL描述对语句有严格限制: 一些难以综合的语句（如信号代入中的延时等） 一些抽象的数据类型（如实数、记录、文件等） 一些难以综合或不可综合的运算符（如除法/、乘方**等） ——都不能在程序中使用;结构体的描述方式; 采用寄存器传输（RTL）描述方式;结构体的描述方式;结构体的描述方式;例：8位比较器的布尔方程RTL描述。 ;a0 b0 a1 b1 a6 b6 a7 b7;结构体的描述方式;结构体的描述方式; 采用行为描述方式;仿真结果; LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL; ENTITY comparator IS PORT ( a, b : IN STD_LOGIC_VECTOR ( 7 DOWNTO 0 ); c : OUT STD_LOGIC) ; END comparator ; ARCHITECTURE behavior OF comparator IS BEGIN PROCESS ( a,