高速CMOS逻辑电路设计.PDF

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2019-04-13 发布于天津
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高速CMOS逻辑电路设计

第8章高速CMOS逻辑电路设计本章概要  门延时的估计  驱动大电容负载  逻辑努力 2/50 8.1 门延时的估计任意逻辑门的延时 CFET是输出节点对地的本级电容设计者的任务：选择合适的逻辑链，确定每个晶体管的宽长比，以满足规定的延时及芯片面积要求。 3/50 8.1 门延时的估计晶体管参数放大的影响单位FET n 2 I Dp (VDD VM |VTp |) W W 2       m   L L  m  u R R u m 放大m倍 m C mC Gm Gu C mC Dm Du C mC Sm Su 4/50 8.1 门延时的估计反相器单位反相器放大m倍 t t  C r r 0 pu L  t t  C f f 0 nu L if L L ,W W p min n min p min n min C 2C C in u min