Ch08 集成电路版图设计与工具.pptVIP

第8章 集成电路版图设计与工具 版图(Layout)是集成电路设计者将设计并模拟优化后的电路转化成的一系列几何图形，它包含了集成电路尺寸大小、各层拓扑定义等有关器件的所有物理信息。集成电路制造厂家根据这些信息来制造掩膜。版图的设计有特定的规则，这些规则是集成电路制造厂家根据自己的工艺特点而制定的。因此不同的工艺，就有不同的设计规则。 设计者只有得到了厂家提供的规则以后，才能开始设计。版图在设计的过程中要进行定期的检查，避免错误的积累而导致难以修改。很多集成电路的设计软件都有设计版图的功能，Cadence Design System就是其中最突出的一种。Cadence提供称之为Virtuoso的版图设计软件帮助设计者在图形方式下绘制版图。 8.1 工艺流程的定义 版图中的工艺层通常是版图设计者定义工艺的抽象工艺层，它们并不一一对应于芯片制造时所需要的掩膜层。芯片制造时所需要的掩膜层是由抽象工艺层给出的版图数据经过逻辑操作（“与”、“或”或“取反”）获得。 TSMC的0.35μm沟道尺寸和对应的电源电压、电路布局图中金属布线层及其性能参数见表8.1。 表8.2 MOSIS为TSMC 0.35?mCMOS工艺定义的全部工艺层 芯片加工：从版图到裸片 引言 所设计的版图： 引言 加工后得到的实际芯片例子： 几何设计规则主要包括各层的最小宽度、层与层之间的最小间距等。 1. 最小宽度(minWidth) 最小宽度指封闭几何图形内边之间的距离。如图8.3所示： 图8.3 宽度定义 在利用DRC(设计规则检查)对版图进行几何规则检查时，对于宽度低于规则中指定的最小宽度的几何图形，计算机将给出错误提示。 TSMC_0.35μm CMOS工艺中各版图层的线条最小宽度 2. 最小间距(minSep) 间距指各几何图形外边界之间的距离，如图8.4所示： 图8.4 间距的定义 表8.4 TSMC_0.35μmCMOS工艺版图各层图形之间的最小间隔 3. 最小交叠(minOverlap) 交迭有两种形式： a)一几何图形内边界到另一图形的内边界长度(overlap)， 如图8.5(a) b)一几何图形外边界到另一图形的内边界长度(extension)， 如图8.5(b) 图8.5 交叠的定义 表8.5 TSMC_0.35μm CMOS工艺版图各层图形之间最小交叠 4. 设计规则举例 MOSIS 给出按比列缩小的CMOS工艺中多晶硅层的设计规则 power supply line设计规则 设计规则的运用 TASK1：设计一个反相器的版图，其中的NMOS和PMOS晶体管均为最小尺寸（课堂演示） 设计规则的运用 TASK2：设计一个共源放大电路（练习） 设计规则的运用 TASK3：设计一个简单开关电容电路（练习） 8.3 版图图元 按理说，根据上节给出的设计规则，我们就可以设计版图了。事实上，仅根据这些规则就来设计版图，还是难以入手的，因为电路所涉及的每一种元件都是由一套掩模决定的几何形状和一系列物理、化学和机械处理过程的一个有机组合。这些有机组合是工艺线开发的结果。对版图设计者来讲，工艺能够制造的有源和无源元件的版图应该作为工艺元件库事先从工艺厂家得到。必要时设计者需要自己建立相应的元件库。 CMOS集成电路中的元件 8.3.1 MOS晶体管 8.3.2 集成电阻 8.3.3 集成电容 8.3.4 寄生二极管与三极管 8.3.5 连线与互连 8.3.1 MOS晶体管 MOS晶体管 最基本的有源元件 在CMOS工艺中，有PMOS和NMOS两种 可用作跨导元件，开关，有源电阻，MOS电容 MOS晶体管 NMOS晶体管的版图和结构 MOS晶体管 PMOS晶体管的版图和结构 MOS晶体管 在物理版图中, 只要一条多晶硅跨过一个有源区就形成了一个MOS晶体管, 将其S, G, D, B四端用连线引出即可与电路中其它元件连接. MOS晶体管的电特性 MOS晶体管是用栅电压控制源漏电流的器件, 重要的公式是 I-V方程 : IDS=k′?W/L?[(VG-VT-VS)2-(VG-VT-VD)2] MOS晶体管 MOS晶体管的电特性 VG, VS, VD分别是栅, 源, 漏端的电压, VT是开启电压. k′是本征导电因子, k′=μ?Cox/2, μ是表面迁移率, 属于硅材料参数, Cox是单位面积栅电容,属于工艺参数 W, L分别是MOSFET的沟道宽度和长度,