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第七章 可编程逻辑器件PLD 第一节 可编程逻辑器件PLD概述 第二节 可编程逻辑器件PLD的基本单元 第三节 可编程只读存储器PROM和可编程逻辑阵列PLA 第四节 可编程阵列逻辑PAL和通用阵列逻辑GAL 第五节 高密度可编程逻辑器件HDPLD原理及应用 第六节 现场可编程门阵列FPGA 第七节 随机存取存储器（RAM） （2）先设定电路的状态，根据触发器的激励方程和输出方程，可列出下表所示的电路状态转换表。 Q2 Q1 Q0 D2 D1 D0 Q2n+1Q1n+1Q0n+1 QCC 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 1 0 1 0 1 1 1 0 1 0 1 0 0 0 1 1 1 1 0 0 1 1 1 0 1 0 1 0 1 1 1 0 1 0 1 0 0 0 1 1 1 1 0 0 1 1 1 0 1 0 0 0 0 0 1 0 根据状态转换表，画出下图所示的电路状态转换图。 000 101 111 110 001 011 010 100 该电路是能够自启动的同步六进制计数器。 从以上设计发现，用PLA设计电路能够节省存储单元等等优点。 但是由于PLA制作工艺复杂，并且不具备优秀的软件开发工具的支持，使得PLA的性能价格比不理想，使其发展受到限制。 以后科技工作者发明了性能价格比更加良好的器件可编程阵列逻辑（PAL）。 一、可编程阵列逻辑PAL PAL采用双极型熔丝工艺，工作速度较高。 （一）PAL的基本结构 PAL器件的输入、输出结构以及输入、输出的数目是由集成电路制造商根据实际设计情况大致估计确定。PAL器件的型号很多，它的典型输出结构通常有四种，其余的结构是在这四种结构基础上变形而来。 PAL的结构是与阵列可编程和或阵列固定，这种结构为大多数逻辑函数提供了较高级的性能，为PLD进一步的发展奠定了基础。 1. 专用输出基本门阵列结构 一个输入 四个乘积项通过 或非门低电平输出。 如输出采用或门，为高电平有 效PAL器件。 若采用互补输出的或门，为互 补输出器件。 输入信号 四个整积项 I I 2. 可编程I/O输出结构 可编程I/O结构如下图所示。 两个输入，一个来自外部I，另一来自反馈I/O。 当最上面的乘积项为高电平时，三 态门开通，I/O可作为输出或反馈；乘积 项为低电平时，三态门关断，作为输入。 8个乘积项 3. 寄存器型输出结构：也称作时序结构，如下图所示。 8个乘积项 或门输出通过D触发器， 在CP的上升沿时到达输出。 触发器的Q端 通过三态缓冲器 送到输出引脚。 触发器的反相端反馈 回与阵列，作为输入参与 更复杂的时序逻辑运算。 CP和使能是PAL的公共端。 4. 带异或门的寄存器型输出结构 增加了一个异或门 把乘积项分割 成两个和项。 两个和项异或之后，在时钟 上升沿到来时存入触发器内。 有些PAL器件是由数个同一结构类型组成，有的则是由不同类型结构混合组成。 如由8个寄存器型输出结构组成的PAL器件命名为PAL16R8，由8个可编程I/O结构组成的PAL器件则命名为PAL16L8。 （二）PAL16L8的使用 PAL的例题请同学参看图7-35、图7-36和例6。 应用PAL16L8设计组合逻辑电路，主要步骤是将输出和激励写成最简与或表达式，然后确定PAL16L8的引脚和编程。 目前能够支持PAL的编程软件已相当成熟，芯片应用也很普及，但是由于其集成密度不高、编程不够灵活，且只能一次编程，很难胜任功能较复杂的电路与系统。 二、通用阵列逻辑GAL器件 采用E2CMOS工艺和灵活的输出结构，有电擦写反复编程的特性。 与PAL相