第3章 集成逻辑门.pptVIP

作业: P112：3-4 f2 、f4，3-10，3-11，3-13 使用集成电路时的注意事项 （1）对于各种集成电路，使用时一定要在推荐的工作条件范围内，否则将导致性能下降或损坏器件。 （2）数字集成电路中多余的输入端在不改变逻辑关系的前提下可以并联起来使用，也可根据逻辑关系的要求接地或接高电平。TTL电路多余的输入端悬空表示输入为高电平；但CMOS电路，多余的输入端不允许悬空，否则电路将不能正常工作。 （3）TTL电路和CMOS电路之间一般不能直接连接，而需利用接口电路进行电平转换或电流变换才可进行连接，使前级器件的输出电平及电流满足后级器件对输入电平及电流的要求，并不得对器件造成损害。 　　①利用半导体器件的开关特性，可以构成与门、或门、非门、与非门、或非门、与或非门、异或门等各种逻辑门电路，也可以构成在电路结构和特性两方面都别具特色的三态门、OC门和传输门。 　　②随着集成电路技术的飞速发展，分立元件的数字电路已被集成电路所取代。 　　③TTL电路的优点是开关速度较高，抗干扰能力较强，带负载的能力也比较强，缺点是功耗较大。 　　④CMOS电路具有制造工艺简单、功耗小、输入阻抗高、集成度高、电源电压范围宽等优点，其主要缺点是工作速度稍低，但随着集成工艺的不断改进，CMOS电路的工作速度已有了大幅度的提高。 本节小结 ① 与非门处于开态时，输出低电平，此时T5饱和，输出电流IL从负载流进T5，形成灌电流；当灌电流增加时，T5饱和程度减轻，因而UOL随IL增加略有增加。T5输出电阻约10~20Ω。 若灌电流很大，使T5脱离饱和进入放大状态，UOL将很快增加，这是不允许的。通常为了保证UOL≤0.35V，应使IL≤25mA。 ② 与非门处于关态时，输出高电平。此时T5截止，T3微饱和，T4导通，负载电流为拉电流，如图3-8(a)、(b)。从特性曲线可见，当拉电流IL＜5mA时，T3、T4处于射随器状态，因而输出高电平UOH变化不大。当IL＞5mA时，T3进入深饱和，由于IR5≈IL，UOH=UCC-Uces3-Ube4-ILR5，故UOH将随着IL的增加而降低。因此，为了保证稳定地输出高电平，要求负载电流IL≤14mA，允许的最小负载电阻RL约为170Ω。 图 3-8 TTL与非门输出高电平时的输出特性 扇入系数是指门的输入端数。扇出系数NO是指一个门能驱动同类型门的个数。当TTL门的某个输入端为低电平时， 其输入电流约等于IIS(输入短路电流)；当输入端为高电平时， 输入电流为IIH(输入漏电流)。而IIS比IIH大得多，因此按最坏的情况考虑，当测出输出端为低电平（不大于0.35V)时允许灌入的最大负载电流ILmax后，则可求出驱动门的扇出系数NO： 5. 扇入系数和扇出系数  平均延迟时间是衡量门电路速度的重要指标，它表示输出信号滞后于输入信号的时间。  通常将输出电压由高电平跳变为低电平的传输延迟时间称为导通延迟时间tPHL，将输出电压由低电平跳变为高电平的传输延迟时间称为截止延迟时间tPLH。tPHL和tPLH是以输入、输出波形对应边上等于最大幅度50%的两点时间间隔来确定的， 如图3-9所示。tpd为tPLH和tPHL的平均值： 通常，TTL门的tpd在3~40ns之间。 6. 平均延迟时间tpd 图 3-9 TTL与非门的平均延迟时间 3.2.3 TTL非门、或非门、与或非门、与门、或门及异或门 ①A=0时，T2、T5截止，T3、T4导通，Y=1。 ②A=1时，T2、T5导通，T3、T4截止，Y=0。 TTL非门 ①A、B中只要有一个为1，即高电平，如A＝1，则iB1就会经过T1集电结流入T2基极，使T2、T5饱和导通，输出为低电平，即Y＝0。 ②A＝B＝0时，iB1、iB1均分别流入T1、T1发射极，使T2、T2、T5均截止，T3、T4导通，输出为高电平，即Y＝1。 TTL或非门 ①A和B都为高电平（T2导通）、或C和D都为高电平（T‘2导通）时，T5饱和导通、T4截止，输出Y=0。 ②A和B不全为高电平、并且C和D也不全为高电平（T2和T‘2同时截止）时，T5截止、T4饱和导通，输出Y=1。 TTL与或非门 与门 Y=AB=AB 或门 Y=A+B=A+B 异或门 3.2.4 OC门及TSL门 问题的提出： 为解决一般TTL与非门不能线与而设计的。 ①A、B不全为1时，uB1=1V，T2、T3截止，Y=1。 接入外接电阻R后： ②A、B全为1时，uB1=2.1V，T2、T3饱和导通，Y=0。 外接电阻R的取值范围为： OC门 TSL门 ①E＝0时，二极管D导通，T1基极和T2基极均被钳制在低电平，因而T2～T5均截止，输出端开路，