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状态机设计的一般原则 有限状态机 有限状态机是由寄存器组和组合逻辑构成的硬件时序电路。 其状态（即由寄存器组的1和0的组合状态所构成的有限个状态）只能在同一时钟跳变沿的情况下才能从一个状态转向另一个状态。 状态机是逻辑设计中最重要的设计内容之一通过状态转移图设计手段可以将复杂的控制时序图形化表示，分解为状态之间的转换关系，将问题简化。 有限状态机是设计复杂时序电路最有效的方法。特别是设计数字逻辑的控制核心时。 moore有限状态机：输出仅依赖于内部状态，跟输入无关。 mealy有限状态机：输出不仅决定于内部状态，还跟外部输入有关。 状态机设计的一般原则 1、选择状态机的编码方式 Binary、gray-code编码使用最少的触发器，较多的组合逻辑资源，而one-hot编码反之。 另一方面，对于小型设计使用Binary、gray-code更有效，而大型状态机使用one-hot编码更高效。 2、使用两段式状态机设计方法 设计状态机的方法多种多样，但总结起来有两大类：第一种，将状态转移和状态的操作、判断等写在一起；另一种是将状态转移单独写成一个部分，将状态的操作和判断写到另一个部分中。 第二种设计方法较好，将同步时序和组合逻辑分别放到不同的程序块中实现不仅仅便于阅读、理解、维护，更有利于综合器优化代码，利于用户添加合适的时序约束条件，利于布局布线器实现设计。 下面的状态转移图表示了一个四状态的有限状态机，它的同步时钟是Clock,输入信号是 A 和 Reset,输出信号是 F 和 G。 状态的转移只能在同步时钟（Clock）的上升沿时发生，往哪个状态的转移则取决于目前所在的状态和输入的信号（Reset 和 A）。 Verilog中有许多方法可以用来描述有限状态机，最常用的是always语句和case语句。 module fsm (Clock, Reset, A, F, G); input Clock, Reset, A; output F,G; reg F,G; reg [1:0] state ; //保持状态的寄存器组 parameter Idle = 2’b00, Start = 2’b01, Stop = 2’b10, Clear = 2’b11; //对状态赋值 always @(posedge Clock) if (!Reset) begin state = Idle; F=0; G=0; end else case (state) idle: begin if (A) state = Start; G=0; end start: if (!A) state = Stop; Stop: begin if (A) state = Clear; F = 1; end Clear: begin if (!A) state =Idle; F=0; G=1; end endcase endmodule 使用另一种风格的Verilog HDL模型来表示同一个有限状态。 在这个模型中，我们把用always语句在时钟沿触发条件下的状态变化放在一个独立的块中， 而把在状态控制下的两个输出分两个独立的组合逻辑always块来描述。 always @(posedge Clock) if (!Reset) begin state = Idle; end else case (state) Idle: if (A) state = Start; Start: if (!A) state = Stop; Stop: if (A) state = Clear; Clear: if (!A) state = I