vhdl半加器实验报告.docxVIP

vhdl半加器实验报告 　　ED姓名：学号：班级：专业：学院：　　A上机实验报告　　集成电路工程类　　半加器设计实验　　1、实验目的：　　练习半加器的VHDL程序设计以及功能仿真。2、实验任务：　　参考半加器电路原理图以及真值表，编写VHDL程序，完成QuartusII设计文本输入，分别按照节的流程对半加器进行功能仿真，并生成RTL电路图。3、真值表如下：　　4、程序编写要求：　　使用一个异或门和一个与门；使用两个与门，一个或门和一个非门。5、实验步骤:　　(1)兴建一个文件夹，取名为h_adder。　　(2)输入源程序。打开QuartusII,选择File---New命令。　　在窗口中DesignFiles栏中选着文件的语言类型，这里选择VHDLFile选项。　　(3)文件存盘。选择File---SaveAs命令，找到已设立的　　文件夹，存盘文件名应该与实体名一致。　　(4)创建工程，打开并建立新工程管理窗口。选择File---New　　ProjectWizard命令。(5)将设立文件夹加入工程。(6)选择目标芯片，并进行工具设置。　　(7)编译。选择Processing---Startcompilation命令，启　　动全程编译，若编译成功者可进行仿真测试。(8)打开波形编辑器。选择File---New命令，在New窗口中　　选择VectorWaveforeFile选项。(9)设置仿真区域，并进行文件存盘。　　(10)将工程的端口信号节点选入波形编辑器中。选择　　View---UtilityWindows---NodeFinder命令Filter下拉列表框中选择“Pins:all”，单击List按钮。将节点拖到波形编辑器中窗口。　　(11)设置激励信号波形，进行波形文件存盘。　　(12)启动仿真器。选择Processing---StartSimulation命　　令，启动仿真。(13)观察仿真结果。　　(14)综合所生成的电路图。选择Tools---NetlistViewers　　命令，在出现的下拉菜单中有3个选项，选择RTLViewer。　　一、使用一个异或门和一个与门；　　仿真波形图如下：和一个非门　　仿真波形图如下：(a=)　　EDA技术及应用实验报告　　——一位全加器　　VHDL的设计　　班级：XXX姓名：XXX学号：XXX　　一位全加器的VHDL设计　　一、实验目的：　　1、学习MAX+PLUSⅡ软件的使用，包括软件安装及基本的使用流程。2、掌握用VHDL设计简单组合电路的方法和详细设计流程。3、掌握VHDL的层次化设计方法。　　二、实验原理：　　本实验要用VHDL输入设计方法完成1位全加器的设计。1位全加器可以用两个半加器及一个或门连接构成，因此需要首先完成半加器的VHDL设计。采用VHDL层次化的设计方法，用文本编辑器设计一个半加器，并将其封装成模块，然后在顶层调用半加器模块完成1位全加器的VHDL设计。　　三、实验内容和步骤：　　1、打开文本编辑器，完成半加器的设计。　　2、完成1　　位半加器的设计输入、目标器件选择、编译。　　3、打开文本编辑器，完成或门的设计。　　4、完成或门的设计输入、目标器件选择、编译。　　5、打开文本编辑器，完成全加器的设计。　　6、完成全加器的设计输入、目标器件选择、编译。　　7　　、全加器仿真　　8、全加器引脚锁定　　四、结果及分析：　　该一位加法器是由两个半加器组成，在半加器的基础上，采用元件的调用和例化语句，将元件连接起来，而实现全加器的VHDL编程和整体功能。全加器包含两个半加器和一或门，1位半加器的端口a和b分别是两位相加的二进制输入信号，h是相加和输出信号，c是进位输出信号。构成的全加器中，A,B,C分别是该一位全加器的三个二进制输入端，H是进位端，Ci是相加和输出信号的和，下图是根据试验箱上得出的结果写出的真值表：　　信号输入端　　Ai　　Bi　　01111　　信号输出端CiSiCi　　11　　实验一半加器和全加器的设计　　一、实验目的　　1、掌握图形的设计方式；　　2、掌握自建元件及调用自建元件的方法；3、熟练掌握MAXPLUSII的使用。　　二、实验内容　　1、熟练软件基本操作，完成半加器和全加器的设计；　　2、正确设置仿真激励信号，全面检测设计逻辑；3、综合下载，进行硬件电路测试。　　三、实验原理　　1、半加器的设计　　半加器只考虑了两个加数本身，没有考虑由低位来的进位。　　2.全加器的设计　　全加器除考虑两个加数外，还考虑了低位的进位。半加器逻辑表达式：S?AB?AB?A　　?B；C?AB　　全加器逻辑表达式：