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cpld,基础实验报告 　　南京理工大学　　可编程逻辑器件实验报　　告　　姓名:学院(系):专业:　　指导者：张爱军　　陈昊飞学号：6机械工程学院测控技术与仪器　　评阅者：　　XX年6月　　实验一MAX+plusⅡ开发工具使用　　1实验内容　　通过实验掌握对MAX+plusⅡ开发工具使用，使用AHDL语言设计逻辑运算电路：七段译码器。　　2实验目的　　学习利用MAX+plusII进行可编程逻辑器件电路设计的过程，包括输入、编译和仿真等，熟悉开发板各接口及LED显示。　　3实验要求　　上机操作，通过简单的实例，学会使用MAX+plusII的文本编辑器及进行电路设计以仿真验证的方法，能够将程序下载到开发板观察现象。　　4实验仪器　　安装了MAX+plusII的PC机一台及开发板一套。　　5实验步骤　　1）在MAX+plusII中编辑好七段译码器的源程序七段式译码器有四条输入数据线，七条输出驱动线，假设式共阴显示器，范例如下：　　脚位：　　输入：D3,D2,D1,D0或i3,i2,i1,i0;　　输出：a,b,c,d,e,f,g或s0,s1,s2,s3,s4,s5,s6;　　图七段译码器的显示方式　　1　　新建一个工程文件夹，打开MAX+plusII软件，在此文件夹下创建工程，工程名为led_decode。　　创建一个文本文件，保存并命名为7segment。利用AHDL语言进行七段译码器的设计。相应的代码如下所示：　　%-a-%f||b%-g-%e||c%-d-　　%%%%%　　SUBDESIGN7segment()BEGIN　　Led1=vcc；led2=gnd；led3=gnd；led4=gnd；led5=gnd；TABLE　　i[3..0]:INPUT;　　s0,s1,s2,s3,s4,s5,s6，led1,led2,led3,led4,led5:OUTPUT;　　i[3..0]=s0,s1,s2,s3,s4,s5,s6;H0H1H2H3H4H5　　=1,1,1,1,1,1,0;=0,1,1,0,0,0,0;=1,1,0,1,1,0,1;=1,1,1,1,0,0,1;=0,1,1,0,0,1,1;=1,0,1,1,0,1,1;　　2　　H6H7H8H9HAHBHCHDHEHF　　=1,0,1,1,1,1,1;=1,1,1,0,0,0,0;=1,1,1,1,1,1,1;=1,1,1,1,0,1,1;=1,1,1,0,1,1,1;=0,0,1,1,1,1,1;=1,0,0,1,1,1,0;=0,1,1,1,1,0,1;=1,0,0,1,1,1,1;=1,0,0,0,1,1,1;　　ENDTABLE;　　END;　　其中，led1—led5为五个数码管的片选信号，在这里只有1号数码管被选中。然后进行编译Compiler，若有错误则对代码进行相应的修改；若无误则保存。　　2）编辑芯片引脚　　实验中双龙SL-MCU/CPLD型实验板芯片的型号为MAX7000S系列下的EPM7128SLC84-6型号，根据开发板的实际情况，引脚的使用情况如下图：　　表引脚分配　　其中，s0-s6为七段译码器的管脚，s0对应9脚，s1对应8脚，s2对应4脚，s3对应5脚，s4对应6脚，s5对应10脚，s6对应11脚。片选信号led1对应80脚，led2对应79脚，led3对应77脚，led4对应76脚，led5对应75脚。　　输入信号设定为开发板上的开关信号，分别为33脚、34脚、35脚和36脚，对应关系任意。　　3）程序下载　　将MAX+PLUSII生成的pof文件，加载到pof2jed对话框中，其它不需设置，点击“RUN”按钮，即可在同文件夹目录下，生成jed文件。如下图所示。　　3　　图pof文件生成界面　　将转换好的jed文件，下载到双龙SL-MCU/CPLD型实验板上。1.新建chn文件，File→New→点击OK；2.设置JTAG：Program/Verify；　　3.加载jed文件，点击OK，并保存；　　图程序下载界面　　4）实验结果　　拨动相应的拨码开关，可以看到数码管上显示出相应的数字。实现了预想的电路功能。　　4　　《CPLD+FPGA》实验报告　　实验一：学习MAX+PLUSII的安装及基本使用　　实验二：上机学习图形输入编辑器的使用实验三：采用图形输入，设计计数器和加法器　　班级：　　学号：　　姓名：　　一、实验任务　　1、计数器设计　　2、加法器设计　　二、实验内容　　1、计数器设计　　实验要求：1）采用图形输入的方式绘制一个十六进制计数器74161　　2）在MAX+plusII上进行编辑、编译