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数字逻辑课程设计 -多功能数字电子钟 多功能数字钟的设计与仿真 一．设计任务与要求 设计任务： 设计一个多功能数字钟。 要求： 1．有“时”、“ 分”、“ 秒”（23小时59分59秒）显示且有校时功能。（设计秒脉冲发生器） 2．有整点报时功能。（选：上下午、日期、闹钟等） 3. 用中规模、小规模集成电路及模拟器件实现。 4. 供电方式: 5V直流电源 二．设计目的、方案及原理 1.设计目的 （1）熟悉集成电路的引脚安排。 （2）掌握各芯片的逻辑功能及使用方法。 （3）了解面包板结构及其接线方法。 （4）了解多功能数字钟的组成及工作原理。 （5）熟悉多功能数字钟的设计与制作 2.设计思路 （1）设计数字钟的时、分、秒电路。 （2）设计可预置时间的校时电路。 （3）设计整点报时电路。 3.设计过程 3.1.总体设计方案及其工作原理为： 数字钟原理框图入图1所示，电路一般包括一下几个部分：振荡器、星期、小时、分钟、秒计数器、校时电路、报时电路。数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。通常使用石英晶体振荡器电路构成数字钟,但也可以用555定时器构成。 秒显示器整点报时分频器 秒显示器 整点报时 分频器 振荡器 校时电路 时计数器 时译码器 时显示器 分计数器 分译码器 分显示器 秒计数器 秒译码器 数字钟计时的标准信号应该是频率相当稳定的1HZ秒脉冲，所以要设置标准时间源。数字钟计时周期是24小时，因此必须设置24计数器，秒、分、时由数码管显示。为使数字钟走时与标准时间一致，校时电路是必不可少的。设计中采用开关控制校时电路 “时”“分”“秒”计数器进行校时操作。 3.2.各独立功能部件的设计 (1)分、秒计时器（60进制），时计数器（24进制），星期计数器（7进制） 如下图，图中蓝色线为高电平+5v，绿色为接地线，红色线为时钟脉冲。获得秒脉冲信号后，可根据60秒为一分，60分为一小时，24时为一个计数周期的计数规则，分别确定秒、分、时的计数器。由于秒和分的显示都为60进制，因此他们可有两级十进制计数器组成，其中秒和分的个位为十进数器，十位为六进制计数器，可利用两片74160集成电路来实现。74160和74161具有相同的逻辑符号，引脚图和功能表，各引脚图的功能和用法也相同。所不同的是74160是十进制，而74161是十六进制。于是可以用6片74160构成秒计时器、分计时器、时计时器、星期计时器。 图2 74160引脚及功能表 图3 秒计数器原理图 整个电路主体部分由7块74160芯片组成，从右至左依次编号为C1—C7。其中芯片C1、C2构成秒计时器，因为74160为十进制，而秒的十位为六进制，所以要改变输出来实现所需要的进制数，芯片C2的QD QC QB QA当输出为0110（即十进制数6）时，与非门输出为0，清零端使芯片清零。由于我们用的是异步清零芯片的出示状态为0000所以数码管不显示6，当数码管显示出数字5以后，由于芯片自动清零所以下一时刻数码管显示为0。 芯片C3、C4构成分计时器，原理和秒计时器一样。只是在低位向高位进位接法有所不同。但芯片间进位原则是进位高电平持续时间为1秒，使高位芯片工作在计数状态的进位必须受其所有低级芯片控制，否则会出现进位后高位芯片还在计数的情况。 芯片C5、C6构成时计时器，由于小时为24进制，所以，当芯片C5的QB为1并且芯片C6的QC为1时（即此时整个第六位芯片完成24小时计时）此时应让两块芯片强制清零。所以连接一个与非门，在这个条件成立时，与非门的输出将使芯片强制清零。由于用的还是异步清零且初始状态为0，所以当第六位芯片的显示电路显示为23点59分59秒时，下一个状态为00点00分00秒。 芯片C7构成星期计时器，由于是7进制，所以只用一块74160芯片。该芯片工作在计数状态的条件是低位小时芯片计数满24小时，给其ENT时能输入端的高点平持续时间为1秒。当芯片C7的输出QC、QB、QA输出为1时应该让芯片强制清零。所以连接一个与非门，在这个条件成立时，与非门的输出将使芯片强制清零。由于用的还是异步清零且初始状态为0，所以第7位芯片显示电路显示为6时清零，这里我们认为0表示星期日。 该部分电路如图4所示： 图4 星期计时电路 (2)时间校对电路 所谓校准就是根据情况对星期，