第14章--触发器和时序逻辑电路.pptVIP

三、 主从JK触发器 考试安排 12月19日 （15周 周日） 15：30-17：30 地点：新综合楼 -新3 D触发器构成的异步二进制减法计数器 CP Q0 Q1 Q2 SD RD C Q Q ? D SD RD C Q Q ? D SD RD C Q Q ? D 计数输入 CP 清零 Q0 Q1 Q2 F0 F1 F2 C Q2 Q1 Q0 0 0 0 0 1 2 3 4 5 6 7 8 0 0 0 减法计数器状态表 1 1 1 1 1 0 1 0 1 1 0 0 0 1 1 0 1 0 0 0 1 中规模集成计数器 74LS161 引脚输出端符号： RCO：进位输出端 CLK：时钟输入端（上升沿有效） CLR：异步清零（低电平有效） EP：计数控制端 ET：计数控制端 LD：同步并行置入控制端（低电平有效） D0~D3：并行数据输入端 Q0~Q3：输出端 74x161 功 能 表 输出 时钟 CP 预置数据输入 D3 D2 D1 D0 Q3 Q2 Q1 Q0 异步清零 CLR L L L L 计 数(M=16) 使能 CEP CET 预置 PE X X X X D3 D2 D1 D0 X X X X X X X X X X X X D3 D2 D1 D0 保 持 保 持 X X X X X X X L X X L H H X L H H H L H H H H 74HC/HCT161,74161,74LS161,74LVC161 CEP TC D 0 D 1 D 2 D 3 Q 0 Q 1 Q 2 Q 3 ＞ CP 74x161 PE CLR CET 二、用MSI构成任意进制计数器 (一)用N进制集成计数器构成N以内 任意进制计数器 反馈清零法： 利用集成计数器的清零端实现归零，从而构成按自然态序进行计数的N进制计数器的方法。 0011 0100 0101 0110 0111 1000 1001 0010 0001 0000 1 0 0 1 1 1 CP 不占用CP 占用CP 74x161为4位同步二进制计数器，最多可实现16进制进数器 CEP TC D 0 D 1 D 2 D 3 Q 0 Q 1 Q 2 Q 3 ＞ CP 74x161 PE CR CET 令CR = Q3Q0 0 0 0 0 例 用74x161构成九进制计数器 方法：用N清零,将N中取“1”的项与非后接异步 清零端CR。 （二）用N进制集成计数器构 成L进制计数器（LN） 乘数法：L=M×N 如：并行进位方式：同步连接 并行进位方式：同步连接 256进制计数器 J0 C1 K0 Q0 Q0 J1 C1 K1 Q1 Q1 “1” CP 设电路的初始状态为“0”，分析图所示电路的逻辑功能。 要求： （1）写出电路的驱动方程； （2）列出电路的状态表，说明是几进制计数器。 （3）画出对应着CP脉冲出现的Q0和Q1的输出波形图 例: 时序电路的分析 Q2 Q2 J2 K2 Q1 Q1 J1 K1 Q0 Q0 J0 K0 计数脉冲 CP 分析步骤: 1. 写出各触发器输入端的逻辑表达式（驱动方程） J2 = K2 = Q1 Q0 J1 = K1 = Q0 J0 = K0 = 1 例.画出Q0、Q1、Q2的波形，并说明电路逻辑功能 CP 确定各触发器输入端的时钟脉冲 CP J2＝ K2＝ J1＝ K1＝ J0＝1 K0＝1 Q2 Q1 Q0 Q1Q0 Q1Q0 Q0 Q0 0 0 0 0 1 1 0 1 2 3 4 5 6 7 8 9 10 . . 0 0 0 　0 0 1 1 1 1 0 0 1 0 1 0 0 0 0 0 1 1 0 1 1 1