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第6章 时钟与时序 集成电路设计系列 本章概要 概述 时钟控制 时钟误差 时钟误差来源 时钟分布技术 时钟产生 自定时系统 Jan M.Rabaey et al.，Digital Integrated Circuit：A Design Perspective，2rd Edition，Anantha Chandrakasan，Borivoje Nikolic，2003. Chapters 10 7。 中译本：周润德等译，数字集成电路-电路、系统与设计，电子工业出版社，2004.10。第10章和第7章。 John P. Uyemura, Introduction to VLSI Circuits and Systems, John Wiley Sons, Inc., 2002. Chapters 15. 中译本：周润德译，超大规模集成电路与系统导论，电子工业出版社，2004.1。第15章。 什么是时序（timing） 预先定义好的电路各个部分的开关事件的顺序 时序由时钟信号对电路各个部分的控制来实现 时钟（clock）的作用 使系统各个部分工作同步 使信号沿给定通路有序移动 时钟频率决定了系统总体的速度 同步信号 与系统时钟同时翻转 与系统时钟的相位差已知 中等同步信号 与系统时钟的频率相同 与系统时钟的相位差未知 近似同步信号 与系统时钟的频率略有不同 异步信号信号 与系统时钟无关 与系统时钟频率相同 与系统时钟的相位差已知 数据流与系统时钟保持同步 基于传输管/传输门 基于寄存器/锁存器 移位寄存器链 最短时钟半周期 最高时钟频率 钟控组合逻辑链 最短时钟半周期 最高时钟频率 特点 同时预充电 逐级依次求值 问题 要求时钟半周期各级的延时之和 过长的逻辑链会因电荷泄漏导致预充电荷的丧失 定义 集成电路中两点之间时钟翻转在空间上的差别 IC上两点i和j之间的时钟偏差为δ=ti-tj 不改变时钟周期 类型 正偏差δ0 负偏差δ0 形成原因 时钟路径长短不同 时钟负载大小不同 产生条件：时钟布线方向与数据通过流水线方向一致 好处：可采用更高的时钟频率，有利于提高数据通过量 坏处：容易出现冒险竞争，时钟偏差必须限制在规定范围内 带反馈的逻辑电路数据可以双向流动 设计目标是使（正、负）偏差最小，零偏差最好 温度的变化 来源于芯片上各处功耗的不同 时钟门控选通会使芯片温度分布极不均匀 空间波动时间波动 电源电压的变化 静态慢变化：不同模块要求的供电电流不一样 动态快变化：瞬态电流引发的电源线的IR压降及电感压降的变化 串扰：时钟线与相邻信号线之间的电容耦合 栅电容的变化：栅电容与所加电压有关→时钟负载与锁存器/寄存器的当前状态及下一个状态有关 设计目标 时钟偏差最小 时钟抖动最小 时钟网络功耗最小 设计内容 时钟网络拓扑结构 导线材料的类型 导线和缓冲器的尺寸 上升、下降时间 负载电容的划分 IBM微处理器 将芯片划分为10个负载均衡的部分（瓦片） 全局时钟驱动器将时钟分布到10个瓦片驱动器上 用瓦片内的RC匹配驱动器树将时钟分配到每个瓦片内的580个子驱动器上 依次类推 特点 将时钟分布到每个格点上 处处有时钟接入点 适合时钟网络的最后一级 优点 允许在设计后期改动 无需进行RC匹配 缺点 冗余互连线较多 互连功耗较大 电容较大 优点 设计灵活性大，全局时钟和局部时钟各自设计 有利于采用门控选通时钟来降低功耗 缺点 减少时钟偏差不容易 可利用时序验证工具来解决 时钟频率200MHz 0.75um工艺 单层时钟驱动器结构 时钟驱动为5级缓冲的二进制树结构 时钟的总负载为3.25nF 左右驱动其输出处的时钟偏差为0 绝对时钟偏差的最大值90ps 关键指令和执行单元的时钟均在65ps内到达 在间距较宽的连线之间，插入虚设的多边型填充材料→CMP刻蚀均匀→改善层间介质厚度的均匀性→改善互连分布电容的均匀性→减少时钟误差 采用H树法和网格法均可减少时钟偏差，前者的缺点是需进行全路径的RC匹配，后者的缺点是会增加电容负载和功耗 采用差分寄存器可避免时钟因受负载数据变化而产生抖动 采用门选通时钟电路可节省功耗，但会引起功耗不均匀导致的时钟误差 如果数据沿一个方向流动，使其流动方向与时钟线走向相反，可消除时钟偏差引起的竞争，但会使芯片性能降低 将电源线或地线放到时钟线旁边，可减少时钟线与相邻信号线之间的串扰 利用虚设填料可以改善层间介质层厚度的不均匀性，从而减少时钟偏差 采用电源去耦电容可改善电源电压不稳引起的时钟抖动，但大的去耦电容在片内难以制作 时钟产生：对频率较低的外时钟源进行倍频，产生高频的内时钟。PLL产生的时钟准确、抖动小 时钟恢复：对并行传送的参考时钟和通信数据进行比较、校准，以消除时钟偏差 相位检测器检测输出信