quartus软件使用及VHDL语言.pptVIP

EDA 简介 EDA(电子设计自动化),是在20世纪90年代初从计算机辅助设计(CAD)、计算机辅助制造(CAM)、计算机辅助测试(CAT)和计算机辅助工程(CAE)的基础上发展而来。EDA主要以计算机为工具，设计者在EDA平台上，用相关软件完成设计工作，然后由计算机自动完成逻辑编译、化简、优化、仿真，直到对目标芯片的适配编译、编程下载等工作。 EDA 设计流程 使用软件简介 QuartusⅡ是Altera公司提供的软件。在QuartusⅡ上可以完成设计输入、元件适配、时序仿真和功能仿真、编程下载整个流程。 任何一项设计都是一项工程，都必须为此工程建立一个放置与此工程相关的所有设计文件的文件夹，此文件夹被默认为工作库（work library)，一般不同的设计项目最好放在不同的文件夹中，而同一工程的所有文件都必须放在同一文件夹中。 分配好管脚后编译 南京理工大学 紫金学院 简介 传统数字电路设计方法不适合设计大规模的系统。 众多软件公司开发研制了具有自己特色的电路硬件描述语言（Hardware Description Language,HDL），存在着很大的差异。因此，硬件设计工程师需要一种强大的、标准化的硬件描述语言，作为可相互交流的设计环境。 美国国防部在1981年提出了一种新的HDL，称之为VHSIC Hardware Description Language，简称为VHDL，这种语言的成就有两个方面： 描述复杂的数字电路系统; 成为国际的硬件描述语言标准. 优点 用于设计复杂的、多层次的设计。支持设计库和设计的重复使用 与硬件独立，一个设计可用于不同的硬件结构，而且设计时不必了解过多的硬件细节。 有丰富的软件支持VHDL的综合和仿真，从而能在设计阶段就能发现设计中的Bug，缩短设计时间，降低成本。 VHDL有良好的可读性，容易理解。 注意:VHDL 对大小写不敏感,‘’和“”中的内容除外。 库是VHDL语言编写的源程序及其通过编译的数据的集合，由各种程序包组成，常见的为STD库，IEEE库。 工程的顶层设计实体名一定要和设计文件中的实体名匹配。 简介 基本结构 基本语句 设计组合电路 设计时序电路 VHDL硬件描述语言基础 VHDL硬件描述语言基础 简介 VHDL硬件描述语言基础 Library IEEE; use IEEE.std_logic_1164.all; entity and_gate is port(a,b: IN std_logic; y: out std_logic); end and_gate; architecture rhl of and_gate is begin y=a and b; end rhl; 程序包 库 VHDL 语言的基本结构 以二输入端与门为例,该文件名为:and_gate.vhd 实体 结构体 VHDL硬件描述语言基础 库 库和程序包 STD库是标准库，常用的程序包为standard。 standard程序包定义了基本数据类型(如：bit数据类型等)和函数及各种类型之间的转换。该程序包实际应用中已经隐性打开，不需要用use语句另外说明。 IEEE库是按照国际IEEE组织制定的工业标准进行编写的标准 资源库，常用程序包为std_logic_1164程序包， std_logic_signed和std_logic_unsigned程序包， std_logic_arith程序包。 使用库必须用该语句：library ieee; BACK 程序包提供了各种数据类型、函数定义以及各种类型转换函数及运算等，常见的程序包有以下几种。 std_logic_1164程序包：常用数据类型（std_logic、std_logic_vector等）和函数的定义，各种类型转换函数及逻辑运算。 std_logic_signed和std_logic_unsigned程序包：定义了可用于integer数据类型和std_logic及std_logic_vector数据类型混合运算的运算符，并定义了由std_logic_vector 到integer的转换函数。 std_logic_arith程序包：在std_logic_1164程序包的基础上定义了无符号数和有符号数数据类型，并为其定义了相应的算术运算、比较，无符号数和有符号数及整数之间的转换函数。 程序包 使用程序包必须用该语句：use ieee.std_logic_...; 实体（Entity） 实体主要用来定义设计所需要的输入输出信号. entity 实