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SDRAM控制器在SOPC中的应用 摘要：以Altera公司的Cyclone II FPGA芯片EP2C20外挂SDRAM 芯片MT48LC4M16A2为例，通过在外部存储器SDRAM上运行LED灯闪烁的程序，介绍了在Quartus II 7.2开发环境下，SDRAM控制器的应用与编程方法 关键字：SOPC；FPGA；SDRAM SDRAM Controller in SOPC Application Abstract: To Alteras Cyclone II FPGA chip EP2C20 external SDRAM chip MT48LC4M16A Keywords: SOPC；FPGA；SDRAM 1 SOPC与IP核 可编程片上系统(System on Programmable Chip ,SOPC)是Altera公司提出的一种灵活、高效的SOC解决方案。它集成了硬核和软核CPU、存储器、IO接口、LVDS、DSP、锁相环及可编程逻辑而构成一个可编程的片上系统。它具有设计周期短，成本低的特点。SOPC的设计是以IP为基础，以硬件描述语言为主要设计手段，自顶向下的设计过程。 IP核是SOPC设计的关键技术之一，也就是知识产权核。IP核是指将一些在数字电路中常用的，但比较复杂的功能块，如SDRAM控制器、PCI接口等都设计成参数可修改的模块，可供用户直接调用。IP核的来源主要有三个：EDA厂商提供、第三方提供、用户自定义。一般EDA厂商及第三方提供的IP核都是比较通用的，但是在实际的SOPC设计过程中，用户常有特殊需求，这就要求用户用到自定义逻辑实现所需的功能，因此在SOPC设计中，灵活的加入用户自定义逻辑就显得非常重要。 2 Avalon总线 Avalon接口规范是为可编程片上系统SOPC环境下外设的开发而设计的，位外设的设计者提供描述主外设和从外设中基于地址读/写接口的基础。接口规范定义了外设和Avalon开关互联结构之间的数据传输。Avalon信号被分成从信号和主信号，取决于Avalon端口是从端口还是主端口。自定义SDRAM控制器需要从端口，从端口的信号主要包括以下几种：clk，chipselect，address，read，readdata，write，writedata，byteenable。 Avalon接口定义Avalon外设与Avalon交换结构之间的连接。Avalon接口的一些特性如下： (1)支持最高达128位的数据宽度，支持不是2的偶数幂的数据宽度； (2)使用独立的控制线、数据、地址，提供与片上逻辑简单的接口； (3)支持动态地址对齐方式，可处理具有不同数据宽度的外设之间的数据传输； (4)接口协议简单，资源占用少； Avalon总线为用户提供了非常好的接口，屏蔽了系统搭建过程中的一些细节问题，大大减轻了工作量。此外，Avalon总线的“从外设仲裁”机制，消除了带宽瓶颈，实现了无与伦比的系统吞吐量。 3 从片外数据存储器执行程序的原理 首先给系统上电然后，加载EPCS中的配置文件，FPGA形成NIOS II CPU，CPU执行外部的用户程序，也就是C程序。 4 SDRAM控制器与NIOS的连接过程 4.1 SDRAM基本原理 4.1.1 SDRAM SDRAM存储器的引脚图如图1所示，其中包括时钟输入CLK，内部刷新时钟控制端CKE，片选CS，BANK的选择BA1和BA0，地址线A0-A11，行地址选通RAS，列地址选通CAS，写使能WE，字节与字控制端LDQM和UDQM，数据端DQ0-DQ15。 图1 SDRAM引脚图 4.1.2 SDRAM的 在CAS=3的情况下，SDRAM的最大时钟滞后时序图(图2)和最大时钟超前时序图 (图3)。 图2 SDRAM的最大时钟滞后 图3 SDRAM的最大时钟超前 4.1.3 SDRAM控制器 SDRAM控制器核与外部SDRAM芯片的连接图如图4所示。SDRAM的时钟输入是由PLL时钟输出，从端口与主端口之间的信号连接有地址线，控制线，数据线，读等待和写等待。与SDRAM芯片的连接信号包括内部刷新时钟控制端，片选，BANK的选择，地址线A0-A11，行地址选通，列地址选通，写使能，字节与字控制端，数据端。 图4 SDRAM控制器核与外部SDRAM芯片的连接图 4.2 SDRAM控制器的添加 采用NIOS内部的SDRAM控制器，但是有些SDRAM控制器还需要根据用户的需要自定义，例如本设计中采用的MT48LC4M16A2的SDRAM控制器，需要用户根据芯片手册设置SDRAM控制器的参数。首先添加SDRAM控制器时，打开SDRAM控制器界面，在presets中选择custom，chip select为1，Banks为4，地址宽度中Row为