甘肃政法学院计算机科学学院数字逻辑课件第五章 时序逻辑电路.pptVIP

5.1 时序电路概述 同步时序逻辑电路的设计举例 例2 试设计一个四进制加法计数器。 解： 1．根据设计要求，确定输入、输出及电路的状态，进而拟定原始状态表和原始状态图。 根据题意可知电路应有四个同的状态，分别用S0、S1、S2、S3来表示该四种不同的状态。在状态为S3时输出Z=1。当输入第四个计数脉冲时，计数器返回初始状态S0，同时输出Z向高位计数器送出一个进位脉冲。其原始状态表、状态图如下所示。 表 4.7 原始状态表 2．化简原始状态表，消去多余的状态，求得最小化状态表。 从表4.7可以看出无多余状态，已不能再作状态化简。 3．对简化后的状态表进行状态编码即进行状态赋值，把状态表中用文字标注的每个状态用二进制代码表示。这一步得到一个二进制状态表。 由N≤2n可知，在N=4时，n=2，即采用两位二进制代码。设S0=00、S1=01、S2=10、S3=11。则可得状态编码表，如表4.8所列。 表 4.8 状态编码表 4．选定触发器的类型，并求出激励函数和输出函数表达式。 我们选用J-K触发器，根据状态编码表可得： 5．根据激励函数和输出函数表达式画逻辑图。 二、计数器 ?计数器在数字系统中应用十分广泛，是一种具有记忆功能的电路，用以累计输入脉冲的个数、实现计数操作功能，通常用触发器构成各种形式的计数器。 （一）计数器的分类 1．? 按进位方式分 （1）同步计数器：有一个公共时钟脉冲，各个触发器的状态转换是在该公共输入计数脉冲作用下同时发生的，即各个触发器状态的翻转与输入脉冲同步。 （2）异步计数器：没有公共时钟脉冲，输入计数脉冲只作用于某些触发器的CP端，而其它触发器的翻转是靠低位的进位信号。因此，组成计数器的各个触发器的状态变化不是同时发生的。 2．按进位制分 （1）二进制计数器：按二进制数运算规律进行计数的电路称作二进制计数器。 （2）十进制计数器：按十进制数运算规律进行计数的电路称作十进制计数器。 （3）任意进制计数器：二进制计数器和十进制计数器之外的其它进制计数器统称为任意进制计数器。如三进制计数器、六进制计数器等。 3．按逻辑功能分 （1）递增计数器：随着计数脉冲的输入，计数器的数是递增的，则为递增计数器。 （2）递减计数器：随着计数脉冲的输入，计数器的数是递减的，则为递减计数器。 （3）可逆计数器：随着计数脉冲的输入，计数器的数是可增可减的则为可逆计数器。 比较同步计数器 本章重点 逻辑图 6．检查电路有无自启动能力。 该电路没有无效状态，因此不存在自启动问题。 1 数码寄存器 Q3 Q2 Q1 Q0 Q Q D Q Q D Q Q D Q Q D A0 A1 A2 A3 CLR 取数脉冲 接收脉冲 ( CP ) 寄存器是用来暂时存放数据或指令的电路单元。 四位数码寄存器 5.4 常用中规模集成时序电路 一、 寄存器 Q3 Q2 Q1 Q0 Q Q D Q Q D Q Q D Q Q D A0 A1 A2 A3 CLR 取数脉冲 接收脉冲 ( CP ) A0--A3：待存数据 Q0--Q3：输出数据 工作过程：接收脉冲到达后，将待存数据送至各D触发器 ， 取数脉冲加入后将所存数据送出。 2 移位寄存器 所谓“移位”，就是将寄存器所存各位 数据，在每个移位脉冲的作用下，向左或向右移动一位。根据移位方向，常把它分成左移寄存器、右移寄存器 和 双向移位寄存器三种： 寄存器 左移 (a) 寄存器 右移 (b) 寄存器 双向 移位 (c) 根据移位数据的输入－输出方式，又可将它分为串行输入－串行输出、串行输入－并行输出、并行输入－串行输出和并行输入－并行输出四种电路结构： FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF 串入－串出 串入－并出 并入－串出 并入－并出 假设4是低位寄存器，1是高位寄存器。 由D触发器的特性方程可知： 在CP脉冲的作用下，低位触发器的状态送给高位，作为高位的次态输出。 左移寄存器 欲存入数码1011： 1 0 1 1 采用串行输入 只有一个数据输入端 ？ 解决的办法： 在 4个CP脉冲的作用下 ，依次送入数码。 左移寄存器： 先送高位，后送低位。 右移寄存器： 先送低位，后送高位。 由于该电路为一左移寄存器，数码输入顺序为： 1 0 1 1 CP Q4 Q3 Q2 Q1 欲存入数码1011，即D1D2D3D4= 1011 1 1(D1) 0 0 0 2 0(D2