安徽工业大学计算机科学与技术学院数字逻辑课件 第21讲.pptVIP

第 21 讲 课时授课计划 课 程 内 容 Verilog HDL实例（12位寄存器） // User-Defined Macrofunction module reg12 ( d, clk, q); input [11:0]d; input clk; output [11:0]q; reg [11:0]q; always @(posedge clk) q = d; endmodule AHDL简介 ALTERA公司发明的HDL 集成于Altera公司的EDA工具MaxPlusII 功能强大，可以和VHDL媲美 特别适合描述复杂的组合逻辑电路、状态机等等。 非常易学易用，学过高级语言的人可以在很短的时间内掌握AHDL。 它的缺点是移植性不好，通常只用于ALTERA自己的开发系统。 AHDL实例（地址译码器） ABEL简介 ABEL语言是一种早期的硬件描述语言，从早期可编程逻辑器件（PLD)的设计中发展而来。 在可编程逻辑器件的设计中，可方便准确的描述所设计的电路逻辑功能。它支持逻辑电路的多种表达形式，其中包括逻辑方程，真值表和状态图。由于其语言描述的独立性，因而适用于各种不同规模的可编程器的设计。如DOS版的ABEL3.0软件可对包括GAL期间进行全方位的逻辑描述和设计，而在诸如Lattice的ispEXPERT,DATAIO的Synario,Vantis