安徽工业大学计算机科学与技术学院数字逻辑课件 第21讲.ppt

第 21 讲 课时授课计划 课 程 内 容 Verilog HDL实例（12位寄存器） // User-Defined Macrofunction module reg12 ( d, clk, q); input [11:0]d; input clk; output [11:0]q; reg [11:0]q; always @(posedge clk) q = d; endmodule AHDL简介 ALTERA公司发明的HDL 集成于Altera公司的EDA工具MaxPlusII 功能强大，可以和VHDL媲美 特别适合描述复杂的组合逻辑电路、状态机等等。 非常易学易用，学过高级语言的人可以在很短的时间内掌握AHDL。 它的缺点是移植性不好，通常只用于ALTERA自己的开发系统。 AHDL实例（地址译码器） ABEL简介 ABEL语言是一种早期的硬件描述语言，从早期可编程逻辑器件（PLD)的设计中发展而来。 在可编程逻辑器件的设计中，可方便准确的描述所设计的电路逻辑功能。它支持逻辑电路的多种表达形式，其中包括逻辑方程，真值表和状态图。由于其语言描述的独立性，因而适用于各种不同规模的可编程器的设计。如DOS版的ABEL3.0软件可对包括GAL期间进行全方位的逻辑描述和设计，而在诸如Lattice的ispEXPERT,DATAIO的Synario,Vantis的Design-Direct,Xilinx的FOUNDATION和WEBPACK等EDA软件中，ABEL-HDL同样可用于较大规模的FPGA/CPLD器件功能设计。ABEL-HDL还能对所设计的逻辑系统进行功能仿真。ABEL-HDL的设计也能通过标准格式设计转换文件转换成其他设计环境，如VHDL.Verilog-HDL等。从长远来看，VHDL和VerilogHDL的运用会比ABEL-HDL多的多，ABEL-HDL只会在较小的范围内继续存在。 ABEL实例（1位全加器） 学习HDL的几点重要提示 1.了解HDL的可综合性问题 HDL有两种用途：系统仿真和硬件实现。 如果程序只用于仿真，那么几 乎所有的语法和编程方法都可以使用。 但如果我们的程序是用于硬件 实现（例如：用于FPGA设计），那么我们就必须保证程序“可综合” （程序的功能可以用硬件电路实现）。 2. 用硬件电路设计思想来编写HDL 要充分理解HDL语句和硬件电路的关系。,而不能用纯软件的设计思路来 编写硬件描述语言。 3.语法掌握贵在精，不在多 30%的基本HDL语句就可以完成95%以上的电路设计，建议多用心钻研 常用语句，理解这些语句的硬件含义，这比多掌握几个新语法要有用的 多。 HDL与原理图输入法的关系 ? HDL和传统的原理图输入方法的关系就好比是高级语言和汇编语言的关系。HDL的可移植性好，使用方便，但效率不如原理图；原理图输入的可控性好，效率高，比较直观，但设计大规模CPLD/FPGA时显得很烦琐，移植性差。在真正的PLD/FPGA设计中，通常建议采用原理图和HDL结合的方法来设计，适合用原理图的地方就用原理图，适合用HDL的地方就用HDL，并没有强制的规定。在最短的时间内，用自己最熟悉的工具设计出高效，稳定，符合设计要求的电路才是我们的最终目的。 ? HDL开发流程 用VHDL/VerilogHD语言开发PLD/FPGA的完整流程为： 1.文本编辑：通常VHDL文件保存为.vhd文件，Verilog文件保存为.v文件 2.功能仿真：通过仿真软件检查逻辑功能是否正确（也叫前仿真） 3.逻辑综合：通过逻辑综合软件把语言综合成最简的布尔表达式和信号的连接关系。 4.布局布线：把设计好的逻辑安放到PLD/FPGA内 5.时序仿真：利用在布局布线中获得的精确参数，用仿真软件验证电路的时序。（也叫后仿真） 6.编程下载：确认仿真无误后，将文件下载到芯片中 通常以上过程可以都在PLD/FPGA厂家提供的开发工具（如MAXPLUSII，Foundation，ISE）中完成，但许多集成的PLD开发软件只支持VHDL/Verilog的子集，可能造成少数语法不能编译，如果采用专用HDL工具分开执行，效果会更好。 HDL相关网址链接 VHDL在线参考　 /vhdlref/index.html Verilog常见问答　/verilogfaq Digital Logic Circuit 第21讲 在系统编程技术及HDL基础 Anhui University of Technology 安徽工业大学计算机学院 内容 ： 在系统可编程技术 1 概述 2 isp器件结构（ ispLSI 1016 ）及命名规则