门级建模课件.pptVIP

第三讲　门级建模 门的类型 延时 前几讲学习了verilog的基本语法，本章开始学习用verilog进行建模。verilog可以在多个抽象层次上对数字电路进行建模，一般数字集成系统设计都是从逻辑门级以上抽象层次建模的，本章学习如何在逻辑门级对数字电路进行建模。 精品 3.1 门的类型 Verilog语言通过使用预定义的逻辑门原语来支持用户进行逻辑门级设计，可直接使用，无需声明。逻辑门原语包括二大类： 与/或门类（and/or) 缓冲/非门类(buf/not) 精品 1.与/或门类 基本单元名称 功能 and or xor nand nor xnor Logical And(与） Logical Or(或) Logical Exclusive Or(异或) Logical And Inverted(与非) Logical Or Inverted(或非) Logical Exclusive Or Inverted(同或) 特点： 一个输出端，多个输入端 端口列表的第一个为输出端口，其它为输入端口 精品 wire IN1,IN2,IN3,OUT; //基本门引用实例 and a1(OUT,IN1,IN2); nand na1(OUT,IN1,IN2); or or1(OUT,IN1,IN2); nor nor1(OUT,IN1,IN2); xor x1(OUT,IN1,IN2); xnor nx1(OUT,IN1,IN2); and a1(OUT,IN1,IN2,IN3); xor x1(OUT,IN1,IN2,IN3,IN4); 输出端超过二个以上时 不给实例名的引用 and (OUT,IN1,IN2,IN3); xor (OUT,IN1,IN2); 实例引用 精品 基本门的真值表 精品 2.缓冲/非门类 基本单元名称 功能 not buf Inverter Buffer 特点： 一个输入端，多个输出端 端口列表的最后一个端口为输入端口，其它为输出端口 精品 实例引用 //基本门的实例引用 buf b1(OUT1,IN1); not n1(OUT1,IN1); //输出端多于两个 buf b_2out(OUT1,OUT2,IN); //无实例名引用 not (OUT1,IN); 精品 3.带控制端的缓冲/非门 Verilog有四种带控制端的缓冲/非门 这四种基本单元只能有三个引脚：output, input, enable 这些单元由enable引脚使能。 当条件基本单元使能信号无效时，输出高阻态。 基本单元名称 功能 bufif1 条件缓冲器，逻辑 1 使能 bufif0 条件缓冲器，逻辑 0 使能 notif1 条件反相器，逻辑 1 使能 notif0 条件反相器，逻辑 1 使能 精品 实例调用 //基本门的实例引用 bufif1 b1(out,in,ctr); bufif0 b0(out,in,ctr); notif1 n1(out,in,ctr); notif0 n0(out,in,ctr); 精品 真值表 精品 module driver (in, out, en); input [2: 0] in; output [2: 0] out; input en; bufif0 u[2:0] (out, in, en); // array of buffers endmodule 4.实例数组(Array of Instances) 许多情况下，需要对某类门进行多次调用，这些门的区别仅在于它们的输入和输出分别连接在不同的矢量位上。可以通过实例数组来简化这类调用，语法为： 模块名字 实例名字 范围 (端口); 两个模块功 能完全等价 范围说明语法： [MSB : LSB] module driver_equiv (in, out, en); input [2: 0] in; output [2: 0] out; input en; // Each primitive instantiation is done separately bufif0 u2 (out[2], in[2], en); bufif0 u1 (out[1], in[1], en); bufif0 u0 (out[0], in[0], en); endmodule 精品 实例数组(Array of Instanc