常用时序分析SDC.docVIP

... ... 常用时序分析 SDC命令参考 （一） Define design environment Set_operating_conditions Set_wire_load_model Set_driving_cell Set_load Set_fanout_load Set_min_library Set design constraints Design rule constraints Set_max_transition Set_max_fanout Set_max_capacitance Design optimization constraints Create_clock create_generated_clock Set_clock_latency Set_propagated_clock Set_clock_uncertainty Set_input_delay Set_output_delay Set_max_area Other commands set_clock_groups set_false_path set_case_analysis set_max_delay Do not exist in timing fix sdc file: Set_max_area set_operation_conditions set_wire_load_model set_ideal_* Must be placed in timing fix sdc file: Set_clock_uncertainty, set_max_transition set_propagated_clock create_clock 在当前设计中创建一个时钟 语法： status create_clock [-name clock_name] [-add] [source_ojbects] [-period period_value] [-waveform edge_list] 数据类型： clock_name 字符 source_objects 列表 period_value 浮点 edge_list 列表 参数： -name clock_name 指定时钟名称。 如果你不使用该选项， 时钟名称将会与第一个时钟源在 source_objects 指定的一样。如果你没有使用 souce_objects ，你就必须使用本选项，它会创建一个与 端口或接脚无关的虚拟时钟。本选项与 source_objects 一起使用可以为时钟增加一个 描述性的名称 。 如果你使用 -add 选项，你必须使用 -name 选项，并且要为有相同源的时钟分配不同的名 称。 （注解： -name 如果省略，就必须要指定创建时钟的节点。这也是默认的做法。 不指定时钟创建节点的意思就是指创建一个虚拟时钟。 如果既指定了时钟节点，有写了 -name 选项，这个 -name 可以认为是一个 alias 。） （疑难点：虚拟时钟， -add 选项） -add 指明是否将该时钟加到已存在的时钟中或将其覆盖。使用本选项抓取有相同源不同波形， 进行同时分析的复合时钟。你使用该选项时，必须使用 -name 选项。定义在相同源接脚 或端口的复合时钟相比一个单一时钟，会导致更长的运行时间和更高的内存占用。 因为 时序综合引擎必须搜索所有开始 (launch) 和截取 (capture) 组合的可能性。 使用 set_false_path 命令限制不期望的组合。 该选项在默认为关闭， 除非复合时钟分析的相 关变量 timing_enable_multiple_clocks_pre_reg 被设为 true 。 ( 疑难点： timing_enable_multiple_clocks_per_reg ，-add ） （注意，这是 create_clock 命令，它也是有 -add 选项的。） （举一个简单的例子，对于一个输入时钟端口，你创建了两个时钟。第二个时钟创建的 时候使用了 -add 选项。则，看 timing 路径的时候，就会发现 clk1 和 clk2 互相检查的 情况。这种情况是不真实的。需要使用 false path 把它们进行设置。这属于两时钟物 理互斥的范畴。） source_objects 指定应用于时钟的接脚或端口的列表。如果你没有使用本选项，你必须使用 -name clock_name ，它会创建一个与接脚或端口无关的虚拟时钟。如果你指定的时钟已经在 接脚上了，旧的时钟会被取代，除非你增加 -add 选项。 -period period_value 以库时间单位指定时钟波形的周