Verilog语法基础讲解之参数化设计说明书.docVIP

专业资料 word完美格式 Verilog语法基础讲解之参数化设计 在Verilog语法中，可以实现参数化设计。所谓参数化设计，就是在一个功能模块中，对于一个常量，其值在不同的应用场合需要设置为不同的置，则将此值在设计时使用parameter 关键字声明，那么在上层模块例化使用该功能模块时，可以根据具体需求重新配置该常量的值，从而实现不同应用场合对对应常量的灵活调整。 以下为使用Verilog设计的一个控制LED闪烁灯的模块代码： 01 module counter(Clk,Rst_n,led); 02 03 input Clk; //系统时钟,50M 04 input Rst_n; //全局复位，低电平复位 05 06 output reg led; //led输出 07 08 reg [24:0]cnt; //定义计数器寄存器 09 10 //计数器计数进程 11 always@(posedge Clk or negedge Rst_n) 12 if(Rst_n == 1b0) 13 cnt = 25d0; 14 else if(cnt == 25d24_999_999) 15 cnt = 25d0; 16 else 17 cnt = cnt + 1b1; 18 19 //led输出控制进程 20 always@(posedge Clk or negedge Rst_n) 21 if(Rst_n == 1b0) 22 led = 1b1; 23 else if(cnt == 25d24_999_999) 24 led = ~led; 25 else 26 led = led; 27 28 endmodule 在此设计中，定义了一个名为cnt的计数器，该cnt在输入时钟”Clk”的驱动下，每个时钟的上升沿执行一次自加操作，当计数到，计数器清零，同时led驱动状态发生翻转。由于系统时钟为50M，即周期为20ns，cnt每计，即500ms，驱动led状态翻转一次，从而可以实现控制led以1s为周期进行亮灭闪烁。在这个系统中，我们可以看到，如果我们希望将闪烁速度进行更改，例如改为每50ms让led翻转一次，则需要在代码中将”cnt == 25d24_999_999”中25d24_999_999这个常量修改为25d24_999_99。 现在考虑另外一种情况，假如某个系统中有三个LED灯需要通过这种方式来进行驱动闪烁，每个LED灯的闪烁频率还不一样。现假设LED1闪烁频率为1s，LED2为0.1s，LED3为0.01秒。那么这三个LED驱动模块中，”25d24_999_999”这个常量就需要分别修改为 LED1：”25d24_999_999” LED2：”25d24_999_99” LED3：”25d24_999_9” 因此，必须独立的设计三个这样的模块，然后在上层模块中分别例化这三个模块，以实现需求的功能。 独立设计这样三个模块并分别例化，确实能够完全实现上述假设系统需求的功能，但是通过这种方式设计出来的模块，不具备通用性，如果要求发生变化，则还需要回到底层模块中去修改对应的常量，而底层模块中可能不止一个地方使用到了这个常量，例如上述代码中，第14行和第23行就分别用到了这个常量。如果模块中对此常量的使用次数较多，在修改的过程即增加了工作量，又极容易发生遗漏，从而导致错误。 而参数化设计的使用，则可以非常完美的解决这一问题。这里首先放上该设计使用参数化设计之后的该模块代码： 01 module counter(Clk,Rst_n,led); 02 03 input Clk; //系统时钟 04 input Rst_n; //全局复位，低电平复位 05 06 output reg led; //led输出 07 08 reg [24:0]cnt; //定义计数器寄存器 09 10 parameter CNT_MAX = 25d24_999_999; 11 12 //计数器计数进程 13 always@(posedge Clk or negedge Rst_n) 14 if(Rst_n == 1b0) 15 cnt = 25d0; 16 else if(cnt == CNT_MAX) 17 cnt = 25d0; 18 else 19 cnt = cnt + 1b1; 20 21 //led输出控制进程 22 always@(posedge Clk or negedge Rst_n) 23 if(Rst_n