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时钟信号产生模块设计 李志丹 主要内容 时钟信号模块简介 时钟信号的产生 实例验证 1 时钟信号模块简介 时钟电路为系统提供一个工作节拍。C5402的外部参考时钟信号可由有源晶振或无源晶振两种方式提供。 当系统中要求多个不同频率的时钟信号时，首选有源晶振；当系统中使用单一时钟信号时，可选择无源晶振。 若采用有源晶振，只需将晶振的输出连接至X2/CLKIN引脚，X1引脚不接任何器件和电压； 若采用无源晶振，则要将晶振的引脚与C5402的X1和X2/CLKIN引脚连接。 C5402内部的锁相环(PLL)电路，可使其工作时钟频率为外部参考时钟的(0.25~15)倍。PLL时钟模式有硬件置和软件配置两种方式。硬件配置是指系统复位时，通过自动检测5402的CLKMD1、CLKMD2、CLKMD3个引脚的状态，来决定下作时钟与外部参考时钟倍数关系的方式。软件配置是指系统复位后，通过软件改变寄存器CLKMD的内容达到调整工作时钟频率的方式。由于5402的内部指令周期较高，因此常常通过使用片内的PLL降低片外时钟频率，来提高系统的稳定性。 2 时钟信号的产生 时钟发生器为DSP提供时钟信号,由一个内部振荡器和一个锁相环电路组成，可通过晶振或外部的时钟驱动。时钟发生器工作时需要的参考时钟输入可有两种选择方式： 由内部晶体振荡器产生。在