流水线型ADC中采样保持电路研究与设计-电子与通信工程专业论文.docxVIP

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独创性声明 本人声明所呈交的学位论文是本人在导师指导下进行的研究工作 及取得的研究成果。据我所知,除了文中特别加以标注和致谢的地方 外,论文中不包含其他人已经发表或撰写过的研究成果,也不包含为 获得电子科技大学或其它教育机构的学位或证书而使用过的材料。与 我一同工作的同志对本研究所做的任何贡献均已在论文中作了明确的 说明并表示谢意。 作者签名: 日期: 年 月 日 论文使用授权 本学位论文作者完全了解电子科技大学有关保留、使用学位论文 的规定,有权保留并向国家有关部门或机构送交论文的复印件和磁盘, 允许论文被查阅和借阅。本人授权电子科技大学可以将学位论文的全 部或部分内容编入有关数据库进行检索,可以采用影印、缩印或扫描 等复制手段保存、汇编学位论文。 (保密的学位论文在解密后应遵守此规定) 作者签名: 导师签名: 日期: 年 月 日 摘 摘 要 I I 摘 要 便携式多媒体系统、移动互连终端设备的小型化和应用多样化,要求其内部 集成芯片的集成度和处理性能越来越高,而功耗却越来越低;同时随着晶体管器 件尺寸的不断下降,以及片上系统(SoC)的广泛应用,数模混合集成变得越来越 普遍。为了降低数模混合集成电路的功耗,降低工作电压是一个重要的途径,特 别是对于其中模拟电路部分。然而,减小电源电压又将会限制模拟电路能够实现 的动态范围和噪声防御能力的降低,这与多媒体和无线通信领域需要的高动态范 围(Dynamic range)和低噪声(Low noise)相矛盾。因此,如何在电源电压下降 的情况下,使电路性能达到我们所设计的要求,这是集成电路设计的一个挑战。 ADC(模数转换器)在混合集成电路中广泛应用,因此设计一个工作在低电源电 压、低功耗、高性能的 ADC 是一项有意义和富有挑战性的任务。 采样保持电路(SHA)作为模数转换器处理信号的最前端,是其核心模块。 它对信号的精度和建立速度,影响整个 Pipelined ADC 的最高分辨率和最高采样频 率。因此,本文的设计目标为:基于标准的 SMIC 0.18μm MS/RF 1P5M CMOS 工 艺,设计出一款满足 12bit Pipelined ADC 指标要求的采样保持电路 SHA。该电路 包括全差分增益提升 Folded-Cascode 运放、栅压自举(Bootstrap)开关和两相非交 叠时钟(Two Non-overlapping clock)等电路模块。 设计过程中利用 Cadence IC614 中的 Spectre 仿真软件对采样保持电路进行仿 真, SHA 的仿真结果表明:在 50MHz 的采样速率下,当输入摆幅 1VPP ,, 2.587890625MHz 的正弦信号时,对输出做 1024 点的快速傅里叶变换(FFT),从 输出频谱得到 SHA 的动态参数指标为:无杂散动态范围 SFDR 为 68.59dB,总谐 波失真 THD 为-80.57dB,信噪比 SNR 为 79.14dB,信号噪声失真比 SNDR 为 71.17dB,有效位数 ENOB 达到 11.53-bit。结果表明,本文设计的采样保持电路基 本满足项目需求的分辨率 12bit、采样率 50MS/s Pipelined ADC 指标要求。 关键词:采样保持电路,无杂散动态范围,流水线 ADC,栅压自举开关,增益提 升运放 ABSTRACT ABSTRACT II II ABSTRACT The miniaturization and diversification for portable multimedia systems and mobile internet terminal devices, need the internal chip more integration and rapidly improvement in the operational performance of IC (Integrated Circuit).Thus, the power comsumption is ask for lower. At the same time, with the continued down-scaling of device sizes and the widly used in system-on-a-chip (SoC), Mixed-Signal Integrated Circuit becomes more and more common. In order to reduce power comsumption and the electric fields that accompany device decreasing, it is important

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