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Hardware Description Language (HDL) 数字系统的描述方式 HDL语言既包含一些高级程序设计语言的结构形式，也兼顾描述硬件线路连接的构件，可以支持从系统级到门级的各个层次的行为描述和结构描述。 HDL语言基本特征是并发的（硬件的基本特征），但也提供顺序功能的描述手段。 HDL语言特点： 文本输入 适于设计大系统——表达功能，隐藏细节 高表达效率 易修改、开发周期短 通用语言，模块可重用性好 常用HDL语言：VHDL、Verilog-HDL、AHDL VHDL语言 Very high speed integrated circuit HDL IEEE工业标准HDL语言 可支持仿真与综合 两个版本： 1076－1987 1076－1993 VHDL程序结构 1、USE定义区 Library——定义所使用的元件库 Package——定义所使用的元件库中的包 2、Entity定义区：定义电路实体的I/O接口规格 3、Architecture定义区：描述电路内部具体功能 Component定义区 信号定义 行为描述/数据流描述/结构描述 4、Configuration定义区：决定使用哪一个architecture（非必须） Use定义区 Library IEEE; --库定义 Use IEEE.std_logic_1164.all; --包引用 Use IEEE.std_logic_arith.all; --包引用 引用语句的用法： Library library_name,library_name ; Use lib_name.pack_name.object; Packages Package Package_name is Constant Decclarations Type Declarations Signal Declarations Subprogram Declarations Component Declarations Other Declarations End package_name ; (1076-1987) End Package package_name; (1076-1993) Package Body Package_name is Constant Declarations Type Declarations Subprogram Body End Package package_name; (1076-1987) End Package Body Package_name (1076-1993) Package Example package package_example is type life is (sleeping, working, eating, entertaiment, otheractions); subtype uint4 is integer range 0 to 15; subtype uint5 is integer range 0 to 31; function compare(a, b: integer) return boolean; end package_example; package body package_example is function compare(a,b: integer) return boolean is variable temp:boolean; begin if ab then temp:=true; else temp:=false; end if; return temp; end compare; end package_example; Libraries 包括一系列的packages 隐含Libraries: 不用声明，自动引用 STD： Standard:定义bit, Boolean, integer, real和time以及支持它们的运算符。 Textio:定义文件操作。 Work: IEEE: Std_logic_1164 Std_logic_arith Std_logic_signed Std_logic_unsigned 其它库: Altera的元件库 用户自定义库 Entity（实体） Entity定义语法 Entity Entity_name is generic declarations port declarations End Entity_name; Entity Example Entity