第三部分VHDL基础.pptVIP

;通过一些简单典型的VHDL设计示例来引出相关的VHDL语言现象和语句规则，并加以说明，从而简化VHDL语法学习难度。 从一些简单电路设计示例及相应的VHDL表述，对表述进行详细解释从而掌握VHDL程序设计基本结构和设计特点。 首先我们组合逻辑电路中简单的多路选择器件的VHDL描述来引出VHDL语法特点。;2选1多路选择器，是一个典型的组合逻辑电路，下图3-1为电路模型或元件图，3-2图为内部逻辑电路结构。;ENTITY引导到END ENTITY结尾的语句部分称为实体，描述电路器件外部情况及各个信号端口基本性质比如流向及数据类型;例3-2也是用了并行语句用布尔方程的表达式来描述，AND,OR,NOT是与或非的逻辑操作符号。;2选1多路选择器的再一种VHDL描述;这个2选1的多路选择器，我们用了3种不同的表达方式描述了相同的逻辑功能，上图为时序波形，向a和b输入两个不同频率信号，当s高电平y输入fb；s低???平时输出fa。从而证实VHDL设计的正确性。上图为在EDA软件下的仿真结果。;VHDL完整的可综合的程序结构必须能完整地表达一片专用集成电路ASIC的端口结构和电路功能，无论是简单还是复杂的数字电路都必须包含实体和结构体两个最基本的语言结构，包含完整实体和结构体的VHDL表述称作设计实体。;实体名是个标识符，由设计者自定一般是要设计的器件的名，不能用纯数字和中文来定义实体名，