数字电路逻辑设计 第七章半导体存储器.pptVIP

第七章 半导体存储器 1. 存储矩阵 图中，1024个字排列成32×32的矩阵。 为了存取方便，给它们编上号。 32行编号为X0、X1、…、X31， 32列编号为Y0、Y1、…、Y31。 这样每一个存储单元都有了一个固定的编号，称为地址。 3. 片选及输入/输出控制电路 当选片信号CS＝1时，G5、G4输出为0，三态门G1、G2、G3均处于高阻状态，I/O端与存储器内部完全隔离，存储器禁止读/写操作，即不工作。 RAM的工作时序（以写入过程为例） 写入操作过程如下： （1）欲写入单元的地址加到存储器的地址输入端； （2）加入有效的选片信号CS； （3）将待写入的数据加到数据输入端。 （3）在R/W 线上加低电平，进入写工作状态； （4）让选片信号CS无效，I/O端呈高阻态。 2、RAM芯片 (6116) 7.3.4 RAM的容量扩展 1．位扩展: 位数扩展利用芯片的并联方式实现 7.3.4 RAM的容量扩展 1．位扩展: 位数扩展利用芯片的并联方式实现 用8片1024（1K）×1位RAM构成的1024×8位RAM系统。 7.3.4 RAM的容量扩展 2．字扩展 2．字扩展 7.3.4 RAM的容量扩展 7.3.4 RAM的容量扩展 读位线信号分两路，一路经T5 由DO 输出 ； 另一路经G2、G3、T1对存储单元刷新。 R/W=1, G2开通， G1被封锁， 读出数据 若C上充有 电荷且使T2导通，则读位线获得低电平，输出数据0；反之， T2截止，输出数据1。 DRAM工作描述 7.3.2 RAM存储单元 若读位线为低电平，经过G3反相后为高电平，对电容C充电； 刷新数据 若读位线为高电平，经过G3反相后为低电平，电容C放电； 当 R/W=1, 且Xi=1时， C上的数据经T2 、T3到达“读”位线，然后经写入刷新控制电路对存储单元刷新 此时,Xi有效的整个一行存储单元被刷新。由于列选择线Yj无效，因此数据不被读出 DRAM工作描述 7.3.2 RAM存储单元 T1 G2 T2 T3 T4 T4 T5 T6 Tj Yj C0 C0 C G1 Xi W R VDD VDD 预充脉冲 读行线 写位线 写行线 读位线 D 三管动态NMOS存储单元 　　(2)三管NMOS动态存储单元 　　 NMOS管T2的栅电容C用来暂存数据。 预充电： 读出操作： 写入操作： 刷新操作：通过内部的读、写操作，使C中的信息得以长期保持。 3、单管NMOS动态存储单元 图7-3-4 单管NMOS动态存储单元 ? xi T CS C0 D 位 线 　　由一个门控管T和一个存储信息的电容CS组成。 　　由于分布电容 C0 ＞＞ CS，所以位线上的读出电压信号很小，需用高灵敏度读出放大器进行放大；且每次读出后必须立即对该单元进行刷新，以保留原存信息。 7.3.2 RAM存储单元 利用触发器保存数据 写入时在D和/D上加上反相信号，引起触发器的翻转即可 数据读出非破坏性，一次写入，可以反复读出 存储单元占用管元多，每比特面积大、功耗高 动态存储单元 利用栅级电容上的存储电荷保存数据 写入过程是给电容充电或放电的过程 破坏性读出 存储单元管元少、面积小、功耗低、利于海量存储 需要刷新时序控制 存储单元特点比较： 静态存储单元 SRAM芯片M6264： 容量为：8192字×8位（常称为8K ×8） 8条数据线，每字长度为8位 13条地址线，存储字数为： 213＝8Ｋ 图7-3-5 HM6264外引线排列图 ⌒ R/W NC GND 15 14 16 13 17 12 18 11 19 10 20 9 21 8 22 7 23 6 24 5 25 4 26 3 27 2 28 1 A12 A7 A6 A5 A4 A3 A2 A1 A0 I/O0 I/O1 I/O2 VDD CS2 A8 A9 A11 OE A10 CS1 I/O7 I/O6 I/O5 I/O4 I/O3 HM 6264 7.3.3 RAM产品介绍 CS1 、CS2是选片端， OE是输出使能端， R/W是读写控制端。 表7-3-2 HM6264工作状态 高阻浮置 高阻浮置 高阻浮置 输入数据 输出数据 I/O 1 1 1 0 输出禁止 × × 0 × 维持（未选中） × × × 1 维持（未选中） 0 × 1 0 写（选中） 1 0 1 0 读（选中） R/W OE CS2 CS1 工作状态 7.3.3 RAM产品介绍 M6264内部结构 6116为2K×8位的静态CMOSRAM 1 0 0 CS 片选 × 0 × OE 输出使能 ×