VerilogHDL经典程序非常适合新手.pdfVIP

一、2 线-4 线译码器 module counter4(q1,q0,ncr,cp); input cp,ncr; output q1,q0; reg q1,q0; always@(posedge cp or negedge ncr) begin if(~ncr){q1,q0}=2b00; else {q1,q0}={q1,q0}+1b1; end endmodule 二、4 选1 数据选择器 module selector4_1(i0,i1,i2,i3,a1,a0,y