基于Verilog_HDL语言的时钟设计.pdfVIP

《EDA 技术与Verilog HDL》课程实验报告 实验项目名称： 基于Verilog HDL 语言的时钟设计 实验地点： 2327 实验室 实验日期： 2012 年 10 月 17 日 一、 实验项目名称 基于Verilog HDL 语言的时钟设计 二、 实验目的和要求 （1）实验目的 1. 掌握Verilog HDL 语言的基本运用； 2. 熟悉Quartus Ⅱ的简单操作； 3. 掌握一个基本EDA 工程设计流程； 4. 掌握时钟的设计基本原理。 （2）实验要求 1. 能够正常输出时钟信号，进行计时和显示 2. 能够通过按钮进行时钟的校对 三、 实验内容和原理 时钟共使用两类主要模块来实现其功能。其总体结构如下图所 示。其中校时模块根据是否处于校时状态，选择给予计数模块哪个驱 动信号。 （1）计数模块 功能： 该模块主要实现三个显示部分（时、分、秒）的计数和正 常进位，以及按照规定的方式输出信号， 实现方式： 本模块主要通过计数器来实现，本模块中包含有三个主要 计数部分，分别是十进制、六进制以及二十四进制，其中六进 制和十进制共同组成六十进制，即实现分和秒的计数，之所以 将其分开是便于分别显示个位和十位，通过编写计数器，来计 数信号的数量，从而实现时分秒按各自的进制正常计数，同时， 本模块将前一时钟单位的进位信号作为下一时钟单位的clk ， 即从后向前驱动，这样便实现了时钟的正常运转。 （2）校时模块 功能： 本模块实现在给予时钟一个set 信号后，时钟进入校时状态， 此时，时、分、秒均进入静止状态即停止计时，然后通过三个 按钮seth （校时）setm （校分）rst （校秒）来进行时间校对， 其中seth （setm ）在每按一下时，时（分）在原来的基础上加 一，而rst 按下后则会让秒清零。 实现方式： 本模块为实现当得到一个set 信号后，进入校时，而再一次 信号后又进入正常状态，将set 信号作为一个驱动信号，然后 另设一个set0 信号使其每得到一个set 信号后翻转一次，其初 始值为0 ，翻转后为1。 当set0 值为1 时，便将分和时的驱动信号锁定为seth 和 setm，这样时钟便冻结住了，此时每按一次seth 或setm 便可 驱动计数器在原有时或分基础上加一。 同时考虑到对秒精确置数不实用，因此秒针改为按rst 键置 零的方式进行，其实现方式是当rst 为1 时，秒针计数器清零。 当校时完毕后，再按一次set 键，set0 便重新置零，此时 各计数器的驱动信号恢复正常 （3） 数码管显示译码模块 该模块将输入的四位二进制代码(8421)码译成8 位输出， 用以驱动数码管的8 个i/o 口, 由于开发板上的数码管是共阳极 的，所以输出为 ‘0 ’时数码管上相应LED 被点亮，例如：当输 入为“0001”时，输出为。 （4 ）分频模块 由于开发板上的可用时钟为50MHz,不能直接用来作为秒 计 时器的输入时钟，必须前置分频器，将分频后的1Hz 时钟输 入至 秒计时器。 四、 操作方法与实验步骤 步骤1：编写各个模块的VHDL 代码并进行编译与波形仿真, 仿 真无误后生成元件符号。 步骤2 ：设计数字钟电路的顶层文件，在顶层文件中调入第 — 步中生成的元件符号，并根据连接关系将它们连接在一起。 步骤3 ：引脚分配，为顶层设计文件中的各个输入输出端口 分 配芯片相应的引脚。 步骤4 ：下载程序到芯片,观看实验现象是否为预想的那样。同 时使用清零按键看能否实现清零，时间正常走动情况下通过按键能否 实现校时。 五、 实验数据记录与处理