《EDA(VHDL)课程设计》指导书.docVIP

EDA(VHDL)课程设计 指 导 书 使用专业：电子信息工程 指导教师：林海波 吕晓丽 电子信息教研室 一、EDA课程设计的目的 通过实践进一步学习基于VHDL语言和CPLD/FPGA器件设计数字电路的基本知识和方法，掌握相关EDA设计工具软件的使用和设计流程；了解用VHDL设计数字逻辑电路与传统数字电路设计的差别和应用范围；掌握用VHDL和CPLD/FPGA设计数字电路的方法、编译及仿真过程，培养学生笃行务实的科研精神和实践能力以及设计、分析和纠错能力。 二、EDA课程设计的任务 1．基于FPGA的半整数分频器设计（必选题目） 设计任务要求：设有一个5MHz(或7、9、11、13、15、17、19、21、23、25、27MHz)的时钟源，但电路中需要产生一个2MHz的时钟信号，由于分频比为2.5（或3.5、4.5、5.5、6.5、7.5、8.5、9.5、10.5、11.5、12.5、13.5），因此采用小数分频。 分频系数为N-0.5的分频器，其电路可由一个异或门、一个模N计数器和二分频器组成。下图给出了通用半整数分频器电路组成，采用VHDL及相关工具软件完成设计任务。 为了防止雷同，建议每班1-4号设计2.5分频，5-8号设计3.5分频，9-12号设计4.5分频，13-16号设计5.5分频，17-20号设计6.5分频，21-24号设计7.5分频，25-28设计8.5分频，29-32设计9.5分频，33-36设计10.5分频，37-40号设计11.5分频，41-44号设计12.5分频，45-48号设计13.5分频计数器。 2．99分钟定时器的VHDL设计（每班1-25号的单号选择） 设计任务要求：具有整体清零（reset）功能，定时99分钟。以秒速度递增至99分钟，启动报警(cout)5秒钟。具有置位（cn）控制，即cn高电平时，clk脉冲上升沿到来，计数加一；cn低电平时，置位结束，进入倒计时阶段，以秒速度使输出计数减一至零，并同时报警（cout）5秒钟，采用VHDL及相关工具软件完成设计。 时钟信号提供秒信号（1HZ）；四位数码管静态显示,高位high(3 downto 0)显示分,低位low（3 downto 0）显示秒。 3．四组数字智力抢答器的VHDL设计（每班1-25号的双号选择） 系统设计要求： (1) 采用VHDL及相关工具软件，设计一个可容纳四组参赛者的数字智力抢答器，每组设置一个抢答按钮供抢答者使用。 (2) 电路具有第一抢答信号的鉴别和锁存功能。 (3) 设置计分电路（根据实验箱条件，可以只完成二路计分电路设计）。 (4) 设置犯规电路（选作）。 4．十字路口交通灯控制器的VHDL设计（每班26号以后的单号选择） 系统设计要求: 采用VHDL及相关工具软件，设计一个由一条主干道和一条支干道的汇合点形成的十字交叉路口的交通灯控制器，具体要求如下： (1)主、支干道各设有一个绿、黄、红指示灯，两个显示数码管。 (2)主干道处于常允许通行状态，而支干道有车来才允许通行。 (3)当主、支道均有车时，两者交替允许通行，主干道每次放行45s，支干道每次放行25s，在每次由亮绿灯变成亮红灯的转换过程中，要亮5s的黄灯作为过渡，并进行减计时显示。 5．多路彩灯控制器的VHDL设计（每班26号以后的双号选择） （1）设计任务要求 采用VHDL及相关工具软件，设计一个十六路彩灯控制器，至少八种花型循环变化，有清零开关，并且可以选择快慢两种节拍。 （2）设计说明 根据系统设计要求，整个系统可以设计三个输入信号：控制彩灯节奏快慢的基准时钟信号CLK_IN，系统清零信号CLR，彩灯节奏快慢选择开关CHOSE_KEY；共有16个输出信号LED[15..0]，分别用于控制十六路彩灯。整个彩灯控制器分为两大部分：时序控制电路SXKZ和显示控制电路XSKZ，时序控制器时钟频率输出作为显示控制器时钟频率输入。 三、方法步骤 1．根据所给电路组成结构图，确定设计结构和设计方案，分析各模块的作用，建议采用VHDL语言和原理图混合设计的方法，完成半整数分频器的设计。其中，模N计数器采用VHDL语言设计，编译仿真下载成功后，生成计数器组件；再用原理图输入方法，完成半整数分频器电路设计，进行波形仿真和时序仿真，取得波形图。输出采用发光二极管实现，二分频器采用D触发器，5M时钟源从实验箱取得。这里涉及到脉冲吞吐技术和锁相环技术，请查阅相关文献。 2．采用VHDL语言设计的99分钟定时器、交通信号灯控制器、四组智力抢答器和多路彩灯控制器的各电路模块，首先确定整体设计方案和电路组成框图，分析需要那些功能模块，各功能模块采用什么结构和语句设计，设计中建议采用IF…THEN语句、case语句和PROCESS进程语句完成相