第5章门级建模.pptxVIP

第5章 门级建模 ;5．1 门的类型 ;5．1．1 与门(and)和或门(or) ;and or xor nand nor xnor;例5.1 与门/或门的实例引用 ;表5.1 基本门的真值表;5．1．2 缓冲器/非门 ;例5．2 缓冲器/非门的门级调用(实例引用) ;带控制端的缓冲器/非门(bufif/notif);表5．3 三态门bufif/notif门的真值表 ;例5．3 调用(实例引用) bufif/notif门的例子 ;5．1．3 实例数组 ;5．1．4 举例 ;5．1．4 举例;例5．5 多路选择器的Verilog门级描述 ;//编写无端口激励模块 module stimulus; //声明连接到输入端口的变量 reg IN0, IN1, IN2, IN3; reg S1, S0; //声明输出连线 wire OUTPUT; //调用(实例引用)多路器 mux4_to_1 mymux(OUTPUT, IN0, IN1, IN2, IN3, S1, S0); //产生输入激励信号 // Define the stimulus module (no ports) initial begin //设置输入线信号 IN0 = 1; IN1 = 0; IN2 = 1; IN3 = 0; #1 $display(IN0= %b, INI= %b, IN2= %b, IN3= %b\n,IN0,IN1,IN2,IN3); //选择IN0 Sl = 0; SO = 0; #1 $display(Sl = %b, S0 = %b, OUTPUT = %b \n, S1, S0, OUTPUT); S1 = 0; S0 = 1; //选择IN1 #1 $display(S1 = %b, S0 = %b, OUTPUT = %b \n, S1, S0, OUTPUT); //选择IN2 S1= 1; S0 = 0; #1 $display(Sl = %b, S0 = %b, OUTPUT = %b \n, S1, S0, OUTPUT); //选择IN3 S1 = 1; S0 = 1; #1 $display(S1 = %b, S0 = %b, OUTPUT = %b \n, S1, S0, OUTPUT); end endmodule;仿真的输出结果如下所示，从中可见我们已经对各种选择信号的组合进行了测试。 ;四位脉动进位全加器 ;例5．7 一位全加器的Verilog描述 ; 四位脉动进位全加器可以用四个一位全加器构成，见图5.7。fa0，fa1，fa2和fa3是四个一位全加器(fulladd)的实例名。 ;例5．8 四位脉动进位全加器的Verilog描述 ;例5．9 四位脉动进位全加器的激励模块 ;仿真结果如下： ;5．2 门延迟 ;●下降延迟 下降延迟是指门的输出从1，x，z变化为0所需的时间。 ; 另外，如果值变化到不确定值x，则所需的时间可以看成是以上三种延迟值中最小的那个。 在Verilog中，用户可以使用三种不同的方法来说明门的延迟。如果用户只指定了一个延迟值，那么对所有类型的延迟都使用这个延迟值；如果用户指定了两个延迟值，则它们分别代表上升延迟和下降延迟，两者中的小者为关断延迟；如果用户指定了三个延迟值，则它们分别代表上升延迟、下降延迟和关断延迟。如果未指定延迟值，那么默认延迟值为0。 ;例5．10 延迟值说明的类型 ;;例5．11 最小、最大和典型的延迟值 ; 使用命令行方式调用Verilog-XL仿真器的方法如下所示，假定仿真模块文件为test.v。 ;5．2．3 举例 ;例5．12有延迟的模块D的Verilog描述 ;例5.13 有延迟的模块D的测试激励模块 ;;图中可以看到门延迟对于仿真结果的影响： 1．输出E和OUT在仿真开始时都是未知的； 2．在仿真时间为10个单位时，当输入A，B和C均变为1后，分别经过4个和5个时间单位之后，输出OUT和E先后变为1； 3．在仿真时间为20个单位时，输入B和C变为0；输出正经过5个时间单位之后变为0；在E变为0之后4个时间单位，OUT变为0。 ;5．3小结 ;5．3小结;5．4 习题 ;module my_not(out, in); output out; input in; nand (out, in, in); endmodule;module stimulus; wire OUT_OR, OUT_AND, OUT_NOT; reg IN1, IN2; initial $monitor($time, OUT_OR = %b, OUT