Verilog-有限状态机设计.pptVIP

8.4 有限状态机设计要点 1．起始状态的选择 ： 起始状态是指电路复位后所处的状态，选择一个合理的起始状态将使整个系统简洁、高效。多数EDA软件会自动为基于状态机的设计选择一个最佳的起始状态。 2．有限状态机的同步复位 3．有限状态机的异步复位 多余状态的处理 一般有如下两种处理多余状态的方法： （1）在case语句中用default分支决定如果进入无效状态所采取的措施； （2）编写必要的Verilog源代码明确定义进入无效状态所采取的行为。 module FSM( clk, clr, out, start, step2, step3 ); input clk, clr, start, step2, step3; output[2:0] out; reg[2:0] out; reg[1:0] state, next_state; parameter state0 = 2’b00, state1 = 2’b01, // 状态编码 state2 = 2’b11, state3 = 2’b10; // 格雷码 always @( posedge clk or posedge clr ) begin if( clr ) state = state0; // 定义初态 else state = next_state; end alway