毕业论文--基于SystemVerilog的dc_canceler模块验证.docVIP

大连东软信息学院 本科毕业设计（论文） 论文题目 论文题目：基于System Verilog的dc_canceler模块验证 系 所： 电子工程系 专 业： 电子信息工程（集成电路设计与系统方向） 学生姓名： 学生学号： 指导教师： 导师职称： 讲师 完成日期： 2014年4月28日 大连东软信息学院 Dalian Neusoft University of Information 大连东软信息学院毕业设计（论文） 摘要 PAGE V 基于System Verilog的dc_canceler模块验证 摘 要 随着芯片规模和复杂度的急剧膨胀，对验证提出了巨大挑战，验证已成为芯片设计的瓶颈。验证工作可占整个芯片设计工作的70％，而且随着互联网协议（IP，Internet Protocol）标准化工作的进行，其所占比例还在呈上升趋势。因为验证工作的重要性，验证语言也变得多种多样，其中SystemVerilog结合了来自 Verilog、硬件描述语言（VHDL，Hardware Description Language）、C++的概念，还有验证平台语言和断言语言，也就是说，它将硬件描述语言（HDL，Hardware Description Language）与现代的高层级验证语言（HVL，Hardware Verification Language）结合了起来。本课题要求基于System Verilog验证方法论，采用基于事务级、结构层次结构搭建一个总体验证环境，该环境由信号激励生成器、参考模型、验证环境组成。验证环境包括：rdata读取信号激励文件、db分发板、bfm总线功能模型、sb计分板等5个模块组成。验证环境与dc_canceller模块的Class模块通过intf连接起来；参考模型根据验证向量文件生成验证环境和参考模型的输入文件（dc_canceller_cfg.in），参考模型读取输入文件经过dc_canceller模块差分解调相关算法运算自动生成期望结果数据文。验证环境dc_canceller db模块调用rdata模块读取输入文件里的数据，通过db2bfm_mbox将数据传递到dc_canceller_bfm模块中，dc_canceller_bfm再通过时序接口将数据写入到被测设备（DUT，Device Under Test）的寄存器中，时序层dc_canceller_bfm控制DUT的运行，然后dc_canceller_bfm时序接口从模块的寄存器中读取运算结果数据，dc_canceller_bfm通过bfm2sb_mbox将结果数据传递到dc_canceller_sb模块中，dc_canceller_sb将实际结果数据打印到结果文件中。本项目的实施，不仅要求学生对验证方法论理解而且要求熟练使用SystemVerilog语言描述以及?电子设计自动化（EDA，Electronic Design Automation）开发工具的熟练使用。 关键词：验证，DC偏移，直流，滤波 大连东软信息学院毕业设计（论文） Abstract Dc_canceler Module Verification Based on System Verilog Abstract With the development of SOC technology, IP reuse technology, the scale and complexity of the chips in swelling, huge challenges are put forward for validation; verification has become the bottleneck of chip design. Validation can be accounted for 70% of the whole chip design work, and as IP（Inte