第3章集成电路中的无源元件.ppt

集成电路设计概论西安交通大学微电子学系刘润民第 3 章 集成电路中的无源元件 绪 论 集成电路中的无源元件是指电阻器和电容器，制造工艺与NPN管(或CMOS)兼容，集成电阻和电容的最大优点是元器件之间的匹配及一致的温度特性。在电路设计时应充分利用此优点，使电路性能不是依赖单个元件的特性，而是与元件的比值有关。其缺点是： 精度低(±20%),绝对误差大 温度系数较大 可制作的范围有限 占用的面积大、成本高 本章将介绍集成电路中常用的各类电阻器和电容器，讨论其结构、性能、寄生效应和设计。 3.1 集成电阻器 集成电路中的电阻器可以通过金属膜、掺杂的多晶硅，或者通过杂质扩散到衬底的特定区域产生。这些电阻都是微结构，因此它们只占用衬底很小的面积。电阻和芯片电路的连接是通过与导电金属形成接触实现的(见下图）。 此外还有以下几类电阻： 低阻类电阻：如发射区扩散电阻，埋层电阻等； 高阻类电阻：如基区沟道电阻，外延层电阻等； 高精度电阻：如离子注入电阻，薄膜电阻等； 在MOSIC中除了扩散电阻以外，还有多晶硅电阻，下面分别进行介绍。 3.1.1 基区扩散电阻 1.结构和设计 这种电阻是利用集成电路中晶体管的基区扩散层做成的，其典型结构如图3.1所示。 在实际应用时N型外延层接电路的最高电位，或接至电阻器两端中电位较高的的一段。 其阻值可粗略估算为 R=RS·L/W (3.1) 式中，RS是基区扩散层的薄层电阻，L、W分别为电阻器的宽和长。因为该薄层电阻是按NPN的基区设计的(RS固定)，所以其阻值的大小只能通过改变几何图形的尺寸来设计。 上式是一个长方形导电薄层的电阻计算公式，因为实际的几何图形并非那么简单，包括引出 端、图形拐角，还有杂质的横向扩散引起的实际几何尺寸变化等。因此要根据实际情况进行修正。 (1)端头修正 因为端头处的电力线弯曲和引线孔流入的电流方向等问题，使得应用(3.1)式计算端头处的电阻值需要引入修正，称为端头修正。通常采用经验的办法，引入端头修正因子k，表示整个端头对总电阻方数的贡献。图3.2给出了不同电阻条宽和端头形状的端头修正因子，k1=0.5方，表示整个端头对总电阻的贡献相当于0.5方，对于大电阻(L＞＞W),端头修正因子可以忽略不计。 (2)拐角修正因子 对于一些大电阻，为了充分利用面积和布图方便，通常将他们设计成图3.3所示的折叠形式，但在其拐角处电力线是 不均匀的。实测表明， 每个拐角对电阻的贡 献相当于0.5方，即拐 角修正因子k2=0.5方。 此时，电阻长度为 L=L1+L2+L3 (3)横向扩散修正因子m 横向扩散因子主要考虑以下两个因素： 如图3.4所示，由于存在横向扩散，在表面处最宽，表面处的基区宽度WS为 WS≈W+2×0.8xjc 拐角扩散区近似为以xjc 为半径的圆柱体的1/4。 杂质浓度在横向扩散 区表面与扩散窗口正下 方的表面区域不同，其 浓度由扩散窗口处的NS 逐步降低，到达PN结处的杂质浓度为Nepi。假定横向扩散区的纵向杂质分布与扩散窗口下方相同，则对于基区扩散电阻，其有效宽度Weff可表示为 Weff=W＋0.55xjc (3.2) 即横向扩散因子m=0.55。 在考虑了端头、拐角及横向扩散三项修正后，基区扩散电阻的计算公式为 (4)薄层电阻值的修正 一般情况下基区薄层电阻RS是在硼扩散再分布以后测量的，但是基区扩散后还有多道高温工艺，仍然会影响杂质的分布，所以实际的基区薄层电阻RSa比原来测量的RS高，经验公式为 RSa=KaRS (3.5) 式中Ka为一常数，由实验确定，一般在1.06～1.25之间。 2.基区扩散电阻最小条宽的设计 电阻图形的设计是在已知阻值R和工艺参数(RS,xjc)的条件下，设计电阻的最小条宽和形状。 设计一般受到三个限制：由设计规则决定的最小扩散条宽；由工艺水平和电阻精度决定的最小条宽；由流经电阻的最大电流决定的最小条宽。设计时应取三者中最大的一种。分别介绍如下： (1)设计规则决定的最小条宽Wmin 为保证一定成品率而规定的一组最小尺寸数据称为设计规则，是由工艺制造水平决定的。这些规则主要考虑了制板、光刻等工艺实现的最小线条宽限、最小图形间距、最小开孔、最小套刻精度等。所以最小扩散条宽必须符号设计规则。 (2)工艺水平和电阻精度所决定的最小电阻条宽 在制造基区扩散电阻的工艺过程中，要引入随机误差，可由(3.1)式进行估算。 当W1=W2时，两