宏模块定制与调用.ppt

7.4 编辑SignalTapII的触发信号 KX康芯科技 图7-19 编辑触发函数 7.5 其它存储器模块的定制与应用 KX康芯科技 图7-20 编辑定制RAM 7.5.1 RAM定制 7.5 其它存储器模块的定制与应用 KX康芯科技 图7-21 LPM_RAM的仿真波形 7.5.1 RAM定制 7.5 其它存储器模块的定制与应用 KX康芯科技 图7-22 FIFO编辑窗 7.5.2 FIFO定制 7.5 其它存储器模块的定制与应用 KX康芯科技 图7-23 FIFO的仿真波形 7.5.2 FIFO定制 7.6流水线乘法累加器的混合输入设计 KX康芯科技 （1）用VHDL设计16位加法器。 【例7-5】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ADDER16B IS PORT ( CIN : IN STD_LOGIC; A，B : IN STD_LOGIC_VECTOR(15 DOWNTO 0); S : OUT STD_LOGIC_VECTOR(15 DOWNTO 0); COUT : OUT STD_LOGIC ); END ADDER16B; ARCHITECTURE behav OF ADDER16B IS SIGNAL SINT : STD_LOGIC_VECTOR(16 DOWNTO 0); SIGNAL AA,BB : STD_LOGIC_VECTOR(16 DOWNTO 0); BEGIN AA=0A; BB=0 B; SINT = AA + BB + CIN; S = SINT(15 DOWNTO 0); COUT = SINT(4); END behav; 7.6流水线乘法累加器的混合输入设计 KX康芯科技 图7-24 在原理图编辑窗加入LPM元件 （2）顶层原理图文件设计。 7.6流水线乘法累加器的混合输入设计 KX康芯科技 图7-25 将LPM乘法器设置为流水线工作方式 （2）顶层原理图文件设计。 7.6流水线乘法累加器的混合输入设计 KX康芯科技 图7-26 乘法累加器电路 （2）顶层原理图文件设计。 7.6流水线乘法累加器的混合输入设计 KX康芯科技 图7-27 muladd工程仿真波形 （3）仿真。 7.6流水线乘法累加器的混合输入设计 KX康芯科技 图7-28 对乘法器选择不同设置后的编译报告 （4）图7-28是对于图7-25在进行不同项目的选择后，编译报告给出的不同资源利用情况。 7.7 LPM嵌入式锁相环调用 KX康芯科技 图7-29 选择参考时钟为20MHz 7.7.1 建立嵌入式锁相环元件 7.7 LPM嵌入式锁相环调用 KX康芯科技 图7-30 选择控制信号 7.7.1 建立嵌入式锁相环元件 7.7 LPM嵌入式锁相环调用 KX康芯科技 图7-31 选择e0的输出频率为210MHz 7.7.1 建立嵌入式锁相环元件 7.7 LPM嵌入式锁相环调用 KX康芯科技 图7-32 PLL元件的仿真波形 7.7.2 测试锁相环 KX康芯科技 7.7.2 测试锁相环 单频率输出的应用PLL的示例： …; ENTITY DDS_VHDL IS PORT ( CLKK : IN STD_LOGIC; --此时钟进入锁相环 FWORD : IN STD_LOGIC_VECTOR(7 DOWNTO 0); …; ARCHITECTURE one OF DDS_VHDL IS COMPONENT PLLU --调入PLL声明 PORT ( inclk0 : IN STD_LOGIC := 0; c0 : OUT STD_LOGIC ); END COMPONENT; COMPONENT REG32B …; BEGIN …; u6 : SIN_ROM PORT MAP( address=D32B(31 DOWNTO 22), q=POUT, inclock=CLK ); u7 : PLL20 PORT MAP( inclk0= CLKK,c0=CLK); --例化 END; 7.8 I