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分频器设计 2的整数次幂的分频器设计； 偶分频电路设计； 占空比为1:15的分频电路设计。 用Verilog语言完成对时钟信号 CLK 的 2 分频， 4 分频， 8 分频， 16 分频。 这也是最简单的分频电路，只需要一个计数器即可 。 2、4、8、16分频电路设计 电路的功能仿真波形 可编程逻辑器件应用 常用时序电路设计 主讲教师：刘俐 工作地点：行政楼504 电 话 E_mail：liuli@szpt.edu.net QQ：286035541 电子专业核心课程 主要内容 触发器设计 移位寄存器设计 计数器设计 分频器设计 状态机设计 D触发器设计 上升沿触发的D触发器 异步复位上升沿触发的D触发器 异步置位上升沿触发的D触发器 异步复位和置位上升沿触发的D触发器 同步复位上升沿触发的D触发器 同步置位上升沿触发的D触发器 带异步复位和时钟使然、上升沿触发的D触发器 上升沿触发的D触发器参考设计 必须满足数据建立时间和保持时间 /******************************************\ 上升沿触发的D触发器参考设计 \******************************************/ module d_flipflop_1(d,cp,q); input d,cp; output q; reg q; always@(posedge cp) begin q = d; end endmodule /******************************************\ 异步复位、上升沿触发的D触发器\******************************************/ module d_flipflop_2(d,cp,reset,q); input d,cp,reset; output q; reg q; always@(posedge cp or negedge reset) begin if(reset==1’b0) q=1’b0; else q = d; end endmodule 异步复位、上升沿触发的D触发器 异步置位、上升沿触发的D触发器 /******************************************\ 异步置位、上升沿触发的D触发器\******************************************/ module d_flipflop_3(d,cp,set,q); input d,cp,set; output q; reg q; always@(posedge cp or negedge set) begin if(set==1’b0) q=1’b1; else q = d; end endmodule 异步复位和置位、上升沿触发的D触发器 /******************************************\ 异步复位和置位、上升沿触发的D触发器\******************************************/ module d_flipflop_4（d,cp,set,reset,q); input d,cp,reset,set; output q; reg q; always@(posedge cp or negedge reset or negedge set) begin if(reset==1’b0) q=1’b0; else if(set==1’b0)q=1’b1; else q = d; end endmodule 同步复位、上升沿触发的D触发器 /******************************************\ 同步复位、上升沿触发的D触发器\***********************************