十六进制计数器.docVIP

4．5．3 同步计数器 在数字电路中，将能够实现计数逻辑功能的器件称为计数器，计数器计数的脉冲信号是触发器输入的CP信号。 数字电路所接触到的计数器种类繁多，对计数器按进制来分有二进制，十进制和任意进制的计数器；按触发方式来分有同步和异步计数器；按计数的规则来分有加法和减法计数器等。 描述计数器的一个重要参数称为计数器的计数容量。计数器计数器容量的定义是：计数器所能够记忆的输入脉冲个数。 因例4-1所分析的时序逻辑电路能够记忆的输入脉冲个数是5，所以，例4-1所示电路的计数容量为5，又称为5进制加法同步计数器。 因例4-2所示的电路能够记忆的输入脉冲个数是4，所以，例4-2所示电路的计数容量是4。又因为该电路计数的规则是加法或减法可逆的，所以，例4-2所示的电路为同步4进制加/减计数器。 因例4-3所示的电路能够记忆的输入脉冲个数是10，所以，该电路的计数容量是10。又因为该电路的触发信号是异步的，所以，例4-3所示的电路又称为十进制加法异步计数器。 计数器的容量又称为计数器的长度或模，简称计数容量。由上面的分析可见，计数容量描述了计数器电路所能够输出的有效状态数。若用n表示计数器输出的二进制数的位数，则该计数器的最大计数容量M为2n。 例4-1，例4-2和例4-3详细的介绍了时序逻辑电路的分析方法，研究时序逻辑电路的问题也是分析和设计，下面以计数器为例子来介绍时序逻辑电路的设计方法。 设计时序逻辑电路的方法与设计组合逻辑电路的方法相似，第一步都是进行逻辑问题的抽象。在组合逻辑电路的设计中，将具体的逻辑问题抽象成真值表，而在时序逻辑电路的设计中，应将具体的逻辑问题抽象成状态转换图。 第二步都是画出卡诺图，并利用卡诺图进行逻辑函数式的化简。在组合逻辑电路的设计中，化简所得到的结果为最简与或式，而在时序逻辑电路的设计中，化简所得到的结果为时序逻辑电路中触发器的状态方程。 第三步都是选择器件搭电路，在组合逻辑电路的设计中，通常用得.摩根定理处理最简与或式，将最简与或式转化成与非-与非式来搭电路；在时序逻辑电路的设计中，应先选定所用的触发器器件，然后根据化简得到的触发器状态方程列出相应的驱动方程，根据驱动方程来搭建电路。 下面以计数器电路为例，详细讨论时序逻辑电路的设计方法。 1．同步二进制计数器 能够实现二进制数计数功能的器件称为二进制计数器。二进制计数器有加法和减法，同步和异步之分。 一位二进制数计数器只能对0和1二个状态进行计数，二位二进制数计数器可计数4个状态，三位二进制数计数器可计数8个状态，四位二进制数计数器可计数16个状态。 四位二进制数计数器是数字电路中常用的器件，四位二进制数计数器又称为十六进制计数器。目前市场上已经有十六进制加法计数器的集成电路产品74161，下面来讨论十六进制加法计数器的设计问题。 根据前面介绍的知识已知，时序逻辑电路设计的第一步是根据具体的逻辑问题，画出时序逻辑电路的状态转换图。设所设计的电路为4位同步二进制加法计数器，即十六进制加法计数器。根据计数器状态转换的特点可得十六进制加法计数器的状态转换图如图4-38所示。 根据时序逻辑电路的状态转换图可画出时序逻辑电路状态变量末态的卡诺图如图4-39所示。 画图4-39的方法是：将纵，横坐标的变量当作触发器的初态，根据初态值找出初态值所对应的最小项位置，将触发器的末态写在最小项方框内分式的分子上，将时序逻辑电路的输出状态写在最小项方框内分式的分母上。 例如，初态为0111，在0111所对应的最小项位置上写末态和输出状态的分式为1000/0。 为了利用卡诺图进行逻辑函数式的化简，将图4-39所示的卡诺图拆成如图4-40所示的五张，每一张卡诺图都表示一个触发器的末态随初态变化的逻辑函数关系，对这些卡诺图进行化简可得时序逻辑电路中各触发器的状态方程。 根据图4-40可得各触发器的状态方程和输出方程为 （4-29） 若选择JK触发器来搭建电路，因JK触发器的状态方程为 ，利用比较系数的方法可得电路的驱动方程为 （4-30） 根据式4-30搭建的电路如图4-41所示。 在实际生产的计数器芯片中，为了增加芯片的功能和使用的灵活性，通常在电路中附加有扩展功能的控制输入端。4位同步二进制数计数器74161的逻辑图如图4-42（a）所示，图4-42（b）为74161的符号。 由图4-42（a）可见，集成电路74161除了图4-41所示的几个引脚外，还增加了并行数据输入端D3，D2，D1，D0，置零（复位）控制信号输入端 ，预置数控制信号输入端 ，工作状态控制端EP和ET。正确使用74161的关键是熟悉这些输入控制端引脚的功能，74161输入控制端引脚的功能表如表4-16所示。 表4-16 74161输入控制端引脚的功能表 CP EP